在不同的電流負(fù)載下，如何保證LDO的穩(wěn)定性，對(duì)LDO的設(shè)計(jì)是一個(gè)挑戰(zhàn)。為此本文提出了一種LDO，并采用平滑極點(diǎn)跟隨技術(shù)來解決不同電流負(fù)載下的極點(diǎn)偏移所導(dǎo)致的穩(wěn)定性問題，從而提高了 PSRR.同時(shí)，其過壓保護(hù)電路也較好的防止了LDO輸出供電電壓過大的問題。

 

圖1所示是本設(shè)計(jì)中LDO的電路結(jié)構(gòu)。本LDO的基本結(jié)構(gòu)由4級(jí)構(gòu)成，主要利用誤差放大器A1、電壓放大器A2、電壓緩沖器A3、電壓調(diào)整管MPl和反饋網(wǎng)絡(luò)構(gòu)成的負(fù)反饋環(huán)路來維持VOUT的穩(wěn)定。米勒電容C1用來為電路進(jìn)行頻率補(bǔ)償，第二級(jí)與第三級(jí)的帶寬要大，以便保證LDO處在穩(wěn)定狀態(tài)。

 

 

對(duì)于一個(gè)內(nèi)部米勒補(bǔ)償?shù)母咴鲆嫦到y(tǒng)，米勒補(bǔ)償能夠更好地在較大的負(fù)載電容范圍內(nèi)控制其穩(wěn)定性，同時(shí)，它也會(huì)提供一個(gè)更好的瞬態(tài)響應(yīng)。因?yàn)槊桌针娙菪纬傻囊粋€(gè)高頻負(fù)反饋能直接耦合到輸出，而高增益能夠得到較好的直流及負(fù)載調(diào)制。不過測試結(jié)果顯示，在負(fù)載電流大幅度變化時(shí)LDO會(huì)有50 mV左右的調(diào)整。這是因?yàn)橹绷髫?fù)載調(diào)制的性能被bonding wire的寄生電容所限制，直流的IR壓降通過寄生電容會(huì)直接惡化直流負(fù)載調(diào)制。
 

LDO的輸出電流要求從0到全負(fù)載(本設(shè)計(jì)為100mA)，因此gm4也會(huì)隨負(fù)載電流而變化，導(dǎo)致次級(jí)點(diǎn)P2也會(huì)隨著負(fù)載電流的變化而變化。設(shè)計(jì)時(shí)可用平滑極點(diǎn)技術(shù)來解決這個(gè)問題，對(duì)于R和MP2串聯(lián)組成的電路，它能動(dòng)態(tài)的根據(jù)負(fù)載電流的變化來進(jìn)行偏置。在大負(fù)載電流狀況下，R和MP2能夠偏置更大的電流以展寬電路帶寬，同時(shí)降低輸出電阻以適應(yīng)次級(jí)點(diǎn)P2被推到更高的頻率下。在小負(fù)載電流狀態(tài)下，P2在較低的頻率，并將R和MP2偏置在更窄的帶寬和更大的電阻以保證其穩(wěn)定性。靜態(tài)偏置電流要盡量小，以保證電路的低功耗。
 

調(diào)整管的柵極可設(shè)計(jì)成對(duì)地電阻明顯大于對(duì)VDD的電阻，以使得調(diào)整管的柵極能夠跟隨電源的變化，從而得到更好的電源抑制性。為了產(chǎn)生一個(gè)較小的對(duì) VDD的電阻，可用R和M串聯(lián)接在柵極與VDD之間。如果LDO的負(fù)載電流很小，那么，調(diào)整管將工作在弱反或亞閾值區(qū)，因此，MP的Vcs小于Vth，由于MP和MP的Vcs是相等的，MP被關(guān)掉。在這種情況下，R由前級(jí)電路的N管偏置。當(dāng)LDO的負(fù)載電流很大時(shí)，調(diào)整管的Vcs增加，MP打開，并以一個(gè)很小的電阻開啟與R串聯(lián)，此時(shí)MP表現(xiàn)為一個(gè)開關(guān)。此時(shí)調(diào)整管柵極對(duì)VDD的電阻會(huì)極大地減小，同時(shí)前級(jí)偏置電流增加，帶寬也會(huì)增加。從環(huán)路穩(wěn)定性來說，它允許LDO通過動(dòng)態(tài)的改變調(diào)整管柵極處的帶寬和電阻來適應(yīng)負(fù)載電流的改變，從而較好地提高電路的瞬態(tài)響應(yīng)。

過壓保護(hù)
 

當(dāng)LDO的輸出電源電壓高于一定數(shù)值時(shí)，過壓保護(hù)電路會(huì)自動(dòng)啟動(dòng)，并對(duì)電源電壓進(jìn)行調(diào)整;而當(dāng)電源電壓恢復(fù)到正常范圍時(shí)，保護(hù)電路又會(huì)自動(dòng)關(guān)閉。圖2為過壓保護(hù)電路結(jié)構(gòu)。需要注意的是，保護(hù)電路的調(diào)整管需要對(duì)大電流進(jìn)行泄放，因而需要在版圖上對(duì)其進(jìn)行特殊處理。

 

圖2：過壓電路保護(hù)結(jié)構(gòu)
 

 

仿真結(jié)果
 

本芯片采用SMIC 0.18μm CMOS Logic工藝設(shè)計(jì)并流片。芯片面積為l70x280μm，靜態(tài)電流為200μA，電容采用MOM實(shí)現(xiàn)，其整體版圖如圖3所示。版圖內(nèi)大部分為功率管及米勒電容。輸出電源線的走線應(yīng)當(dāng)盡量寬，同時(shí)可用多層金屬，以減小線上電阻。

 

圖3： 仿真圖
 

當(dāng)負(fù)載電流從O到100 mA時(shí)，本設(shè)計(jì)的LDO瞬態(tài)特性電壓紋波在50 mV以下，調(diào)整時(shí)間在20μs左右，同時(shí)，LDO的PSRR在低頻時(shí)可達(dá)到63d-B，100 kHz時(shí)有35 dB，完全可以滿足系統(tǒng)要求。

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