一、上下拉電阻定義：

上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
上拉是對器件注入電流，下拉是輸出電流；弱強只是上拉電阻的阻值不同，沒有什么嚴格區(qū)分；對于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

二、上下拉電阻作用：

1、提高電壓準位：a.當TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3。5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。b.OC門電路必須加上拉電阻，以提高輸出的搞電平值。
2、加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。

3、N/A pin防靜電、防干擾：在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗， 提供泄荷通路。同時管腳懸空就比較容易接受外界的電磁干擾。

4、電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
5、預(yù)設(shè)空間狀態(tài)/缺省電位：在一些 CMOS 輸入端接上或下拉電阻是為了預(yù)設(shè)缺省電位。 當你不用這些引腳的時候， 這些輸入端下拉接 0 或上拉接 1。在I2C總線等總線上，空閑時的狀態(tài)是由上下拉電阻獲得

6。 提高芯片輸入信號的噪聲容限：輸入端如果是高阻狀態(tài)，或者高阻抗輸入端處于懸空狀態(tài)，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。同樣如果輸出端處于被動狀態(tài)，需要加上拉或下拉，如輸出端僅僅是一個三極管的集電極。從而提高芯片輸入信號的噪聲容限增強抗干擾能力。

{電源到元件間的叫上拉電阻，作用是平時使該腳為高電平
地到元件間的叫下拉電阻，作用是平時使該腳為低電平
上拉電阻和下拉電阻的范圍由器件來定(我們一般用10K)

+Vcc
+------+=上拉電阻
|+-----+
|元件|
|+-----+
+------+=下拉電阻
-Gnd

一般來說上拉或下拉電阻的作用是增大電流，加強電路的驅(qū)動能力
比如說51的p1口
還有，p0口必須接上拉電阻才可以作為io口使用
上拉和下拉的區(qū)別是一個為拉電流，一個為灌電流
一般來說灌電流比拉電流要大
也就是灌電流驅(qū)動能力強一些}

三、上拉電阻阻值的選擇原則:

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當足夠大；電阻大，電流小。
2、從確保足夠的驅(qū)動電流考慮應(yīng)當足夠??；電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點，通常在1k到10k之間選取。對下拉電阻也有類似道理

下頁內(nèi)容：上下拉電阻原理
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四、上下拉電阻原理：

上拉電阻實際上是集電極輸出的負載電阻。不管是在開關(guān)應(yīng)用和模擬放大，此電阻的選則都不是拍腦袋的。工作在線性范圍就不多說了，在這里是討論的是晶體管是開關(guān)應(yīng)用，所以只談開關(guān)方式。找個TTL器件的資料單獨看末級就可以了，內(nèi)部都有負載電阻根據(jù)不同驅(qū)動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。

但芯片制造商很難滿足應(yīng)用的需要不可能同種功能芯片做許多種，因此干脆不做這個負載電阻，改由使用者自己自由選擇外接，所以就出現(xiàn)OC、OD輸出的芯片。由于數(shù)字應(yīng)用時晶體管工作在飽和和截止區(qū)，對負載電阻要求不高，電阻值小到只要不小到損壞末級晶體管就可以，大到輸出上升時間滿足設(shè)計要求就可，隨便選一個都可以正常工作。

但是一個電路設(shè)計是否優(yōu)秀這些細節(jié)也是要考慮的。集電極輸出的開關(guān)電路不管是開還是關(guān)對地始終是通的，晶體管導(dǎo)通時電流從負載電阻經(jīng)導(dǎo)通的晶體管到地，截止時電流從負載電阻經(jīng)負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統(tǒng)設(shè)計中是要盡量避免的，如果電阻選擇大又會帶來信號上升沿的延時，因為負載的輸入電容在上升沿是通過無源的上拉電阻充電，電阻越大上升時間越長，下降沿是通過有源晶體管放電，時間取決于器件本身。因此設(shè)計者在選擇上拉電阻值時，要根據(jù)系統(tǒng)實際情況在功耗和速度上兼顧。

下面從IC(MOS工藝)的角度，分別就輸入/輸出引腳做一解釋:

1、 對芯片輸入管腳， 若在系統(tǒng)板上懸空(未與任何輸出腳或驅(qū)動相接)是比較危險的。因為此時很有可能輸入管腳內(nèi)部電容電荷累積使之達到中間電平(比如1。5V)， 而使得輸入緩沖器的PMOS管和NMOS管同時導(dǎo)通， 這樣一來就在電源和地之間形成直接通路， 產(chǎn)生較大的漏電流， 時間一長就可能損壞芯片。 并且因為處于中間電平會導(dǎo)致內(nèi)部電路對其邏輯(0或1)判斷混亂。 接上上拉或下拉電阻后， 內(nèi)部點容相應(yīng)被充(放)電至高(低)電平， 內(nèi)部緩沖器也只有NMOS(PMOS)管導(dǎo)通， 不會形成電源到地的直流通路。 (至于防止靜電造成損壞， 因芯片管腳設(shè)計中一般會加保護電路， 反而無此必要)。

2、 對于輸出管腳:

1)正常的輸出管腳(push-pull型)， 一般沒有必要接上拉或下拉電阻。

2)OD或OC(漏極開路或集電極開路)型管腳，

這種類型的管腳需要外接上拉電阻實現(xiàn)線與功能(此時多個輸出可直接相連。 典型應(yīng)用是: 系統(tǒng)板上多個芯片的INT(中斷信號)輸出直接相連， 再接上一上拉電阻， 然后輸入MCU的INT引腳， 實現(xiàn)中斷報警功能)。

其工作原理是:

在正常工作情況下， OD型管腳內(nèi)部的NMOS管關(guān)閉， 對外部而言其處于高阻狀態(tài)， 外接上拉電阻使輸出位于高電平(無效中斷狀態(tài)); 當有中斷需求時， OD型管腳內(nèi)部的NMOS管接通， 因其導(dǎo)通電阻遠遠小于上拉電阻， 使輸出位于低電平(有效中斷狀態(tài))。 針對MOS 電路上下拉電阻阻值以幾十至幾百K為宜。

(注: 此回答未涉及TTL工藝的芯片， 也未曾考慮高頻PCB設(shè)計時需考慮的阻抗匹配， 電磁干擾等效應(yīng)。)

1)芯片引腳上注明的上拉或下拉電阻， 是指設(shè)計在芯片引腳內(nèi)部的一個電阻或等效電阻。 設(shè)計這個電阻的目的， 是為了當用戶不需要用這個引腳的功能時， 不用外加元件， 就可以置這個引腳到缺省的狀態(tài)。 而不會使 CMOS 輸入端懸空。 使用時要注意如果這個缺省值不是你所要的， 你應(yīng)該把這個輸入端直接連到你需要的狀態(tài)。

2)這個引腳如果是上拉的話， 可以用于 "線或" 邏輯。 外接漏極開路或集電極開路輸出的其他芯片。 組成負邏輯或輸入。 如果是下拉的話， 可以組成正邏輯 "線或"， 但外接只能是 CMOS 的高電平漏極開路的芯片輸出， 這是因為 CMOS 輸出的高， 低電平分別由 PMOS 和 NMOS 的漏極給出電流， 可以作成 P 漏開路或 N 漏開路。 而 TTL 的高電平由源極跟隨器輸出電流， 不適合 "線或"。

3)TTL 到 CMOS 的驅(qū)動或反之， 原則上不建議用上下拉電阻來改變電平， 最好加電平轉(zhuǎn)換電路。 如果兩邊的電源都是 5 伏， 可以直接連但影響性能和穩(wěn)定， 尤其是 CMOS 驅(qū)動 TTL 時。 兩邊邏輯電平不同時， 一定要用電平轉(zhuǎn)換。 電源電壓 3 伏或以下時， 建議不要用直連更不能用電阻拉電平。

4)芯片外加電阻由應(yīng)用情況決定， 但是在邏輯電路中用電阻拉電平或改善驅(qū)動能力都是不可行的。 需要改善驅(qū)動應(yīng)加驅(qū)動電路。 改變電平應(yīng)加電平轉(zhuǎn)換電路。 包括長線接收都有專門的芯片。