隨著高速DSP技術(shù)的廣泛應(yīng)用，相應(yīng)的高速DSP的PCB設(shè)計(jì)就顯得十分重要。由于DSP是一個(gè)相當(dāng)復(fù)雜、種類繁多并有許多分系統(tǒng)的數(shù)、?；旌舷到y(tǒng)，所以來自外部的電磁輻射以及內(nèi)部元器件之間、分系統(tǒng)之間和各傳輸通道間的串?dāng)_對DSP及其數(shù)據(jù)信息所產(chǎn)生的干擾，已嚴(yán)重地威脅著其工作的穩(wěn)定性、可靠性和安全性。據(jù)統(tǒng)計(jì)，干擾引起的DSP事故占其總事故的90％左右。因此設(shè)計(jì)一個(gè)穩(wěn)定、可靠的DSP系統(tǒng)，電磁兼容和抗干擾至關(guān)重要。

1 DSP的電磁干擾環(huán)境

電磁干擾的基本模型由電磁干擾源、耦合路徑和接收機(jī)3部分組成，如圖1所示。

電磁干擾源包含微處理器、微控制器、靜電放電、瞬時(shí)功率執(zhí)行元件等。隨著大量高速半導(dǎo)體器件的應(yīng)用，其邊沿跳變速率非常快，這種電路可以產(chǎn)生高達(dá)300 MHz的諧波干擾。耦合路徑可以分為空間輻射電磁波和導(dǎo)線傳導(dǎo)的電壓與電流。噪聲被耦合到電路中的最簡單方式是通過導(dǎo)體的傳遞，例如，有一條導(dǎo)線在一個(gè)有噪聲的環(huán)境中經(jīng)過，這條導(dǎo)線通過感應(yīng)接收這個(gè)噪聲并且將其傳遞到電路的其他部分，所有的電子電路都可以接收傳送的電磁干擾。例如，在數(shù)字電路中，臨界信號(hào)最容易受到電磁干擾的影響；模擬的低級(jí)放大器、控制電路和電源調(diào)整電路也容易受到噪聲的影響。

2 DSP電路板的布線和設(shè)計(jì)

良好的電路板布線在電磁兼容性中是一個(gè)非常重要的因素，一個(gè)拙劣的電路板布線和設(shè)計(jì)會(huì)產(chǎn)生很多電磁兼容問題，即使加上濾波器和其他元器件也不能解決這些問題。

正確的電路布線和設(shè)計(jì)應(yīng)該達(dá)到如下3點(diǎn)要求：

(1)電路板上的各部分電路之間存在干擾，電路仍能正常工作；

(2)電路板對外的傳導(dǎo)發(fā)射和輻射發(fā)射盡可能低，達(dá)到有關(guān)標(biāo)準(zhǔn)要求；

(3)外部的傳導(dǎo)干擾和輻射干擾對電路板上的電路沒有影響。

2．1 元器件的布置

(1)元器件布置的首要問題是對元器件進(jìn)行分組。元器件的分組原則有：按電壓不同分；按數(shù)字電路和模擬電路分；按高速和低速信號(hào)分和按電流大小分。一般情況下都按照電壓不同分或按數(shù)字電路與模擬電路分。

(2)所有的連接器都放在電路板的一側(cè)，盡量避免從兩側(cè)引出電纜。

(3)避免讓高速信號(hào)線靠近連接器。

(4)在元器件安排時(shí)應(yīng)考慮盡可能縮短高速信號(hào)線，如時(shí)鐘線、數(shù)據(jù)線和地址線等。

2．2 地線和電源線的布置

地線布置的最終目的是為了最小化接地阻抗，以此減小從電路返回到電源之間的接地回路電勢，即減小電路從源端到目的端線路和地層形成的環(huán)路面積。通常增加環(huán)路面積是由于地層隔縫引起的。如果地層上有縫隙，高速信號(hào)線的回流線就被迫要繞過隔縫，從而增大了高頻環(huán)路的面積，如圖2所示。

圖2中高速線與芯片之間進(jìn)行信號(hào)傳輸。圖2(a)中沒有地層隔縫，根據(jù)"電流總是走阻抗最小的途徑"，此時(shí)環(huán)路面積最小。圖2(b)中，有地層隔縫，此時(shí)地環(huán)路面積增大，這樣就產(chǎn)生如下后果：

(1)增大向空間的輻射干擾，同時(shí)易受空間磁場的影響；

(2)加大與板上其他電路產(chǎn)生磁場耦合的可能性；

(3)由于環(huán)路電感加大，通過高速線輸出的信號(hào)容易產(chǎn)生振蕩；

(4)環(huán)路電感上的高頻壓降構(gòu)成共模輻射源，并通過外接電纜產(chǎn)生共模輻射。

通常地層上的隔縫不是在分地時(shí)、有意識(shí)地加上的，有時(shí)隔縫是因?yàn)榘迳系倪^孔過于接近而產(chǎn)生的，因此在PCB設(shè)計(jì)中應(yīng)盡量避免該種情況發(fā)生。

電源線的布置要和地線結(jié)合起來考慮，以便構(gòu)成特性阻抗盡可能小的供電線路。為了減小供電用線的特性阻抗，電源線和地線應(yīng)該盡可能的粗，并且相互靠近，使供電回路面積減到最小，而且不同的供電環(huán)路不要相互重疊。在集成芯片的電源腳和地腳之間要加高頻去耦電容，容量為O．01～O．1μF，而且為了進(jìn)一步提高電源的去耦濾波的低頻特性，在電源引入端要加上1個(gè)高頻去耦電容和1個(gè)1～10μF的低頻濾波電容。

在多層電路板中，電源層和地層要放置在相鄰的層中，從而在整個(gè)電路板上產(chǎn)生一個(gè)大的PCB電容消除噪聲。速度最快的關(guān)鍵信號(hào)和集成芯片應(yīng)當(dāng)布放在臨近地層一邊，非關(guān)鍵信號(hào)則布放在靠近電源層一邊。因?yàn)榈貙颖旧砭褪怯脕砦蘸拖肼暤?，其本身幾乎是沒有噪聲的。
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2．3 信號(hào)線的布置

不相容的信號(hào)線之間能產(chǎn)生耦合干擾，所以在信號(hào)線的布置上要把它們隔離，隔離時(shí)采取的措施有：

(1)不相容信號(hào)線應(yīng)相互遠(yuǎn)離，不要平行，分布在不同層上的信號(hào)線走向應(yīng)相互垂直，這樣可以減少線間的電場和磁場耦合干擾；

(2)高速信號(hào)線特別是時(shí)鐘線要盡可能的短，必要時(shí)可在高速信號(hào)線兩邊加隔離地線；

(3)信號(hào)線的布置最好根據(jù)信號(hào)流向順序安排，一個(gè)電路的輸入信號(hào)線不要再折回輸入信號(hào)線區(qū)域，因?yàn)檩斎刖€與輸出線通常是不相容的。

當(dāng)高速數(shù)字信號(hào)的傳輸延時(shí)時(shí)間Td>Tr(Tr為信號(hào)的脈沖上升時(shí)間)時(shí)，應(yīng)考慮阻抗匹配問題。因?yàn)殄e(cuò)誤的終端阻抗匹配將會(huì)引起信號(hào)反饋和阻尼振蕩。通常線路終端阻抗匹配的方法有串聯(lián)源端接法、并聯(lián)端接法、RC端接法、Thevenin端接法4種。

(1)串聯(lián)源端接法

圖3為串聯(lián)源端接電路。

源端阻抗Zs和分布在傳輸線上的阻抗Zo之間，加上源端接電阻Rs，用來完成阻抗匹配，Rs還能吸收負(fù)載的反饋。這里的Rs必須離源端盡可能的近，理論上應(yīng)為Rs=Zo-Zs中的實(shí)數(shù)值。一般Rs取15～75Ω。

(2)并聯(lián)端接法

圖4為并聯(lián)端接電路。附加1個(gè)并聯(lián)端電阻Rp，這樣Rp與ZL并聯(lián)后就與Zo相匹配。這個(gè)方法需要源驅(qū)動(dòng)電路來驅(qū)動(dòng)一個(gè)較高的電流，能耗很高，所以在功耗小的系統(tǒng)中不適用。

(3)RC端接法

圖5為RC端接電路。該方法類似于并聯(lián)端接電路，但引入了電容C1，此時(shí)R用于提供匹配Zo的阻抗。C1為R提供驅(qū)動(dòng)電流并過濾掉從傳輸線到地的射頻能量。因此與并聯(lián)端接方法相比，RC端接電路需要的源驅(qū)動(dòng)電流更少。R和C1的值由Zo，Tpd(環(huán)路傳輸延遲)和終端負(fù)載電容值Cd決定。時(shí)間為常數(shù)，RC=3Tpd，其中R∥ZL=Zo，C=C1∥Cd。

(4)Thevenin端接法

圖6為Thevenin端接電路。該電路由上拉電阻R1和下拉電阻R2組成，這樣就使邏輯高和邏輯低與目標(biāo)負(fù)載相符。其中，R1和R2的值由R1∥R2=Zo決定，R1+R2+ZL的值要保證最大電流不能超過驅(qū)動(dòng)電路容量。

結(jié)語

本文分析了電子產(chǎn)品的電磁環(huán)境，從而確定了高速DSP系統(tǒng)產(chǎn)生干擾問題的主要原因。針對這些干擾因素，分析了高速DSP系統(tǒng)的多層板布局、器件布局、PCB布線等，確定了能夠有效降低干擾、提高電磁兼容性的措施。保證了高速DSP系統(tǒng)的可靠性和有效性。

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