同時，云端大數(shù)據(jù)的數(shù)據(jù)流實時處理（real-time analytical processing）推動著高性能計算機(jī)芯片的研發(fā)；終端的存儲一體化運算（in-memory computing，IMC）對新一代存儲器單元設(shè)計有了更新的要求。無論是云端或是終端的芯片設(shè)計，當(dāng)前與未來都要具有人工智能的機(jī)器學(xué)習(xí)功能，云端芯片更多地解決并提升深度學(xué)習(xí)中的“訓(xùn)練”(training)能力, 終端芯片則更多地解決并提升深度學(xué)習(xí)中的“推理”(inference)能力。

 

5G/IoT的專用集成電路的市場需求，云端終端的智能芯片發(fā)展要求，從架構(gòu)到系統(tǒng)，包括電路設(shè)計與物理設(shè)計與版圖設(shè)計項目，已經(jīng)擺在了芯片設(shè)計團(tuán)隊的面前。這些設(shè)計包括了集成電路的標(biāo)準(zhǔn)設(shè)計、半定制設(shè)計和全定制設(shè)計。芯片制造商通常僅提供通用型單元庫（generic library）因而IoT需要更多半定制、5G需要全定制的版圖設(shè)計。

 

 

針對5G/IoT技術(shù)的迫切需求，本文介紹集成電路產(chǎn)業(yè)中版圖設(shè)計技術(shù)的簡要過程，從而講述標(biāo)準(zhǔn)版圖設(shè)計、半定制設(shè)計與全定制版圖設(shè)計的應(yīng)用，并以5G/IoT場合的高性能和高速數(shù)據(jù)率相關(guān)的IP進(jìn)行簡短的討論，版圖設(shè)計質(zhì)量對最終系統(tǒng)的影響等。文末強(qiáng)調(diào)版圖設(shè)計與系統(tǒng)芯片、MCU芯片與模擬和混合信號設(shè)計以及與射頻芯片設(shè)計的緊密相關(guān)和依賴性，重點說明版圖設(shè)計在集成電路產(chǎn)業(yè)中的重要角色。

 

1． 集成電路的版圖設(shè)計方法

 

集成電路設(shè)計方法涉及面廣，內(nèi)容復(fù)雜，其中版圖設(shè)計是集成電路物理實現(xiàn)的基礎(chǔ)技術(shù)。版圖設(shè)計的質(zhì)量好壞直接會影響到集成電路的功耗、性能和面積。在系統(tǒng)芯片（system-on-chip, SoC）設(shè)計中，集成了接口單元(input/output,I/O),標(biāo)準(zhǔn)邏輯單元(standard cell)，模擬與混合信號(analog mixed-signal, AMS)模塊，存儲器(memory,例如ROM,RAM)和多種IP模塊。所有這些模塊的物理實現(xiàn),全都離不開基本的版圖設(shè)計。

 

 

工程實踐中，從定義系統(tǒng)芯片參數(shù)（specifications）完成后，人們常常將最常見的數(shù)字集成電路中標(biāo)準(zhǔn)邏輯單元的版圖設(shè)計過程簡化為電路設(shè)計（circuit design）、版圖設(shè)計（layout design）和特征化（characterization）等三個步驟，見圖1簡化的版圖設(shè)計流程圖。在實踐中，版圖設(shè)計類型又分為: 1)標(biāo)準(zhǔn)版圖設(shè)計，2)半定制版圖設(shè)計，和3)全定制版圖設(shè)計。

 

圖1 集成電路版圖設(shè)計的簡化流程圖

 

2．集成電路中的標(biāo)準(zhǔn)版圖設(shè)計

 

標(biāo)準(zhǔn)版圖設(shè)計通常用于數(shù)字集成電路的標(biāo)準(zhǔn)單元庫、輸入輸出單元庫等。存儲器的版圖設(shè)計屬于半定制版圖設(shè)計，它的存儲單元（例如RAM cell）的版圖采用標(biāo)準(zhǔn)單元庫的設(shè)計方法,其余部分則為不規(guī)則的版圖設(shè)計。模擬與混合信號（analog mixed-signal, AMS）的版圖設(shè)計以及射頻電路的版圖設(shè)計則屬于全定制的版圖設(shè)計。

 

標(biāo)準(zhǔn)單元庫中包括兩大類單元：(1)組合邏輯（combinational）單元,例如反向器與非門、選擇器等。（2）時序邏輯（sequential）單元，例如寄存器、鎖存器、存儲器等。

 

對于數(shù)字電路中的標(biāo)準(zhǔn)單元設(shè)計，是從布爾邏輯(Boolean logic)描述并定義單元的邏輯關(guān)系開始，接著是電路設(shè)計(schematic capture或circuit design)與電路仿真(circuit simulation)，而后開始版圖設(shè)計。版圖設(shè)計需要符合制造工藝規(guī)則檢查（design rule check，DRC）和版圖電路一致性檢查（layout versus schematic，LVS）通過才算完成，這時，版圖設(shè)計的結(jié)果用“圖形顯示系統(tǒng)第二版”（graphic display system II，GDSII）文件記載，并作為芯片制造中制作掩模板（mask）的依據(jù)。數(shù)字電路的標(biāo)準(zhǔn)單元和I/O單元完成版圖設(shè)計后，還要做寄生參數(shù)(電阻R電容C)提?。╬arasitic extraction，RCX）,供電路設(shè)計者作進(jìn)一步擬合優(yōu)化處理，這種反標(biāo)方法(back-annotation)也是芯片級設(shè)計的重要步驟之一。圖2給出了比較完整的版圖設(shè)計全流程圖。

 

圖2 集成電路版圖設(shè)計的全流程圖

 

從標(biāo)準(zhǔn)單元和I/O單元的版圖設(shè)計結(jié)果，需要產(chǎn)生物理信息和時序信息供芯片物理設(shè)計布局布線（place & route，P&R）使用。物理信息以單元庫交換格式（library exchange format，LEF）文件表達(dá)，它是在相應(yīng)的GDSII文件的基礎(chǔ)上，“忽略”底層信息，僅僅保留并提取金屬1層（metal 1，M1）以及更上層的多邊形（polygon）數(shù)據(jù)作為P&R使用，這樣就會極大地加快P&R的運行速度，縮短時序收斂時間。例如，對于存儲器版圖的LEF文件，會使用到M1，M2甚至M3的信息。

   

圖3 集成電路標(biāo)準(zhǔn)版圖設(shè)計中標(biāo)準(zhǔn)單元具有同等高度與不同寬度

 

對于標(biāo)準(zhǔn)單元的版圖，根據(jù)工藝要求，標(biāo)準(zhǔn)邏輯單元的高度是固定的，寬度為最小單元寬度的公約數(shù)倍數(shù)，例如在圖3中，左圖為反向器（inverter，INV）的版圖，中圖為選擇器（multiplexer，MUX）的版圖，右圖為D型寄存器的(D-Flip Flop, DFF)的版圖。如上所述，從版圖設(shè)計中，可以導(dǎo)出并建立GDSII和LEF文件。GDSII文件經(jīng)過設(shè)計簽核（design sign-off）過程由代工廠使用于芯片制造，LEF文件用于全芯片的P&R物理設(shè)計。

 

標(biāo)準(zhǔn)單元的時序信息過去曾經(jīng)以時序庫單元格式（timing library format，TLF）文件表達(dá)，目前以自由時序庫單元格式（liberty，“.lib”）文件表達(dá)。產(chǎn)生時序庫文件需要根據(jù)制造工藝調(diào)用SPICE模型，比如最常用的BISM4模型；根據(jù)制造工藝參數(shù)，進(jìn)行庫單元時序仿真，例如Hspice和Spectre仿真器。

 

從相應(yīng)的GDSII文件中，根據(jù)半導(dǎo)體器件物理基礎(chǔ)參數(shù)，提取單元電路的輸入輸出負(fù)載（CL），提取其靜態(tài)功耗和動態(tài)功耗數(shù)據(jù)，建立一套數(shù)據(jù)庫，在做功耗分析和低功耗設(shè)計時使用。CMOS的總功耗 Ptotal= Pstatic + Pdynamic，靜態(tài)功耗Pstatic與工藝參數(shù)相關(guān)，而動態(tài)功耗Pdynamic與CL相關(guān)。因此，在做各種版圖設(shè)計時，應(yīng)當(dāng)盡量減小輸入輸出端的電容，從而提高庫單元速度即芯片的性能。

 

另一方面，對于180nm或者更加先進(jìn)的工藝，信號完整性（signal integrity, SI）分析成為必不可少的步驟。人們知道，在CMOS電路的翻轉(zhuǎn)過程除了受信號上升或下降時間(transition time,也稱作slew rate)快慢有關(guān)之外,與其柵極的閾值(threshold voltage)極其相關(guān)。當(dāng)輸出輸入電壓的斜率達(dá)到1時，即|tan(Vout/Vin)|=1（該點稱作統(tǒng)一增益點，Unity Gain Point，UGP)，若有臨近的并行信號線通過電容耦合（coupling capacitance）產(chǎn)生“噪聲（noise）”信號與“受害者”的時鐘或者數(shù)據(jù)信號迭加，就會破壞正常數(shù)據(jù)信號的傳遞甚或使得設(shè)計失效。

 

如此可見，標(biāo)準(zhǔn)單元的版圖設(shè)計結(jié)果是產(chǎn)生時序單元格式文件的來源。由于單元延時與信號輸入端的翻轉(zhuǎn)時間tslew（transition time）以及負(fù)載（CL）相關(guān)，因此，時序單元格式文件中的延時函數(shù)為f(tslew，CL),用三維表格表示，兩個數(shù)據(jù)之間的中間值使用多項式（polynomial）簡化插值方法產(chǎn)生，供計算時序時使用。另一方面，標(biāo)準(zhǔn)單元的功耗信息和信號完整性信息函數(shù)同樣與(tslew，CL)相關(guān),也用三維表格表示。時序單元文件的時序、功耗和SI等豐富信息，將用于全芯片物理設(shè)計過程中的靜態(tài)時序分析（static timing analysis，STA）、功耗分析和信號完整性分析。芯片代工廠(foundry)通常只提供通用型GP (general purpose) 單元庫,例如TSMC從40nm及以下工藝才開始提供低功耗(LP)單元庫和超低功耗(ULP)單元庫。若采用65nm及以上的工藝,用戶應(yīng)當(dāng)自行設(shè)計,并且產(chǎn)生完整的單元庫文件GDSII, LEF 和 “.lib” 等。

 

在版圖設(shè)計中人們可以使用工藝設(shè)計包(process design kit, PDK),或者稱作 “工藝設(shè)計錦囊”，這當(dāng)然給版圖設(shè)計帶來了極大的便利。但是，在很多工程設(shè)計中,人們還是離不開很多基礎(chǔ)設(shè)計步驟。例如，參數(shù)化的標(biāo)準(zhǔn)單元（parameterized cell，Pcell）可以幫助工程人員直接定義CMOS晶體管的大小并且直接調(diào)用，在28nm或者更先進(jìn)工藝條件下，還需要考慮制造誤差比如光學(xué)臨近誤差（optical proximity correction, OPC）等帶來的影響，對版圖設(shè)計進(jìn)行校正。

 

3．集成電路中的半定制版圖設(shè)計

 

在半定制版圖設(shè)計中，例如具有6個晶體管的SRAM或者僅有1個晶體管1個電容的DRAM，它們的標(biāo)準(zhǔn)小單元（RAM cell）高度和寬度尺寸設(shè)置與上一節(jié)所說的標(biāo)準(zhǔn)邏輯單元無關(guān)，需要單獨設(shè)計，見圖4。這一類設(shè)計既要兼顧標(biāo)準(zhǔn)版圖設(shè)計的通用性,又要考慮到重復(fù)使用單元在當(dāng)前模塊設(shè)計中使用的靈活性。早期英特爾公司的CPU芯片的設(shè)計就采用了很多半定制的版圖設(shè)計，這種版圖設(shè)計技巧也會用于高性能計算機(jī)芯片的CPU設(shè)計之中。比如CPU中的數(shù)據(jù)通道(datapath)部分如果使用標(biāo)準(zhǔn)單元，則往往成為實現(xiàn)高性能的瓶頸，而采用半定制的專門設(shè)計，才會更好地提高整個芯片的性能。

 

圖4 半定制版圖設(shè)計中重復(fù)使用的RAM單元具有不同高度與不同寬度

(從左往右: 6T-SRAM單元電路及其版圖, 1T1C-DRAM單元電路及其版圖)

 

還有一類特殊的半定制版圖稱為客戶自有技術(shù)（Custom-Owned Tooling，COT）模塊，在專用集成電路（application specific integrated circuit，ASIC）中經(jīng)常采用。閃存存取器（flash memory）的基本單元（NAND和NOR單元）與上述SRAM和DRAM的基本單元類似，也是采用半定制版圖設(shè)計。眾所周知,NAND閃存已經(jīng)廣泛用于新型的固態(tài)存儲器(solid state drive, SSD)中。目前,數(shù)字電路基本單元常常工作在幾百兆赫茲(MHz)的頻率。DRAM新一代產(chǎn)品，即先進(jìn)的雙數(shù)據(jù)率同步動態(tài)存儲器(double data rate synchronous dynamic RAM, DDR SDRAM)系列(最新版本為DDR4)和LPDDR系列(最新版本LPDDR5)數(shù)據(jù)率達(dá)到了6.4Gbps)，可以廣泛用于5G通信和汽車電子的芯片設(shè)計中。

 

上面討論到，Pcell可以幫助工程人員直接定義CMOS晶體管的大小，可以直接調(diào)用或者方便地更換從而對設(shè)計不斷進(jìn)行優(yōu)化。在28nm或者更先進(jìn)工藝條件下，尤其是模擬電路對工藝參數(shù)根據(jù)敏感并直接影響到性能。這些問題可以通過約束控制設(shè)計(constraint-driven design, CDD)方法加以克服。比如,在進(jìn)行差分對晶體管設(shè)計時，工程人員可以調(diào)用約束文件，對差分對電路進(jìn)行控制配對，實現(xiàn)預(yù)定的性能。

 

與標(biāo)準(zhǔn)時序單元相比,存儲器的時序關(guān)系比較復(fù)雜。通常前者主要關(guān)注“時鐘(CLK_)”與“數(shù)據(jù)(DATA_)”信號之間的建立(setup)時間和(hold)時間; 后者還要額外處理“地址(ADD_)”、“控制(CONTR_)”、“讀(RE_)” 、“寫(WR_)” 、“使能(EN_)”等信號關(guān)系。

 

熟練地掌握了標(biāo)準(zhǔn)單元版圖設(shè)計之后，對于半定制版圖設(shè)計方能駕輕就熟，舉一反三，并借助CDD方法，很好地處理設(shè)計規(guī)則并符合工藝制造的要求。一般說來，數(shù)字電路的標(biāo)準(zhǔn)單元或者其他電路設(shè)計由前端（front-end）工程師完成；版圖設(shè)計則由后端（back-end）工程師完成。在模擬和混合信號模塊或者芯片設(shè)計中，電路設(shè)計與版圖設(shè)計溶為一體，才能達(dá)到更好的性能要求。

 

4．集成電路中的全定制版圖設(shè)計

 

在模擬和混合信號芯片設(shè)計中,更多地采用了全定制版圖設(shè)計方法；尤其是射頻電路的芯片設(shè)計，基本上必須通過全定制版圖設(shè)計來實現(xiàn)，這樣才能有效地達(dá)到電路的設(shè)計目標(biāo)，比如，信號耦合與匹配，有源區(qū)器件和無源區(qū)器件的實現(xiàn)，高頻參數(shù)電感和自感參數(shù)的控制和優(yōu)化等。

 

模擬和混合信號芯片設(shè)計包括常見的模擬前端控制器（analog front-end, AFE）、模數(shù)轉(zhuǎn)換器(analog-digital converter, ADC)、數(shù)模轉(zhuǎn)換器(digital-analog converter, DAC)、運算放大器(op-amp)和比較器(comparator)等。

5G通信采用的頻段規(guī)范稱作“5G新空口”(5G New Radio，5G NR),使用6 GHz以下頻率以及毫米波波段,見圖5。數(shù)據(jù)率為10~20Gbps

 

圖5 5G NR頻率和5G NR毫米波頻率范圍

 

射頻無線通信技術(shù)包括蜂鳥(ZigBee，IEEE 802.15.4)，無線(WiFi,2.4GHz/5GHz,IEEE 802.11)，藍(lán)牙(最新版本Bluetooth 5.0, 2.4~2.483.5GHz)和藍(lán)牙低功耗（Bluetooth Low Energy，BLE, SIG/IEEE 802.15.1）和全球互通微波訪問(WiMax, 3.5~5.8GHz, IEEE 802.16d; 2.3,2.5,3.5GHz,IEEE 802.16e)等5種標(biāo)準(zhǔn)。與這些通信技術(shù)相關(guān)的射頻芯片設(shè)計包括IoT常用的接口，例如串并聯(lián)接口（Serial Parallel Interface，SPI）模塊，射頻功率放大器（RF PA），低噪聲放大器（low noise amplifier，LNA），壓控振蕩器（voltage-controlled oscillator, VCO），混頻器（frequency mixer），濾波器（filter）等。

 

射頻無線模塊或者獨立的射頻芯片,從電路設(shè)計到版圖設(shè)計,完全屬于全定制設(shè)計方式。設(shè)計人員在標(biāo)準(zhǔn)版圖設(shè)計和半定制版圖設(shè)計的基礎(chǔ)上,不斷開發(fā)出專用的芯片射頻產(chǎn)品。圖6為某射頻公司自行設(shè)計的5GHz通信產(chǎn)品全定制版圖案例,即版圖為全手工設(shè)計,芯片制造采用180nm射頻工藝,其數(shù)據(jù)率達(dá)到5Gbps。

 

圖6 某射頻公司5Gbps通信產(chǎn)品全定制(手工)版圖設(shè)計案例

 

藍(lán)牙芯片產(chǎn)品開發(fā)相對比較困難，射頻的性能與功耗是衡量藍(lán)牙芯片的重要指標(biāo)，包括數(shù)據(jù)傳輸速率、信號延時與穩(wěn)定性等都是芯片開發(fā)與研究的挑戰(zhàn)。包括采用40nm的CMOS藍(lán)牙芯片的亞閾值建模與電路仿真，版圖后仿真與優(yōu)化等。目前，不少射頻應(yīng)用芯片已經(jīng)向40nm以下的先進(jìn)工藝開發(fā),這時,設(shè)計人員需要器件建模（例如BSIM6仿真模型）和全定制版圖設(shè)計雙管齊下。

 

熟練地掌握了標(biāo)準(zhǔn)單元版圖設(shè)計和半定制版圖設(shè)計之后，對于全定制版圖設(shè)計方能駕輕就熟，運用自如，以CDD方法加以輔助，則更好地處理模擬混合信號和射頻設(shè)計規(guī)則的特殊要求，例如電感和互感對版圖的影響，及其工藝制造后的實測結(jié)果。

 

5．高性能與高速芯片設(shè)計與版圖設(shè)計

 

物聯(lián)網(wǎng)和5G聯(lián)網(wǎng)通信中除了信號收發(fā)單元(transceiver, TRX 以及TX/RX)設(shè)計芯片之外,離不開專用的系統(tǒng)芯片SoC,其中高性能與高速核心IP往往決定了SoC的性能和速度。常見的高性能與高速核心IP有: PCIe, 10 Gigabit Ethernet (10 GbE), RapidIO, SerDes, USB等。表1列出了幾種物聯(lián)網(wǎng)和5G時代常用的高性能與高速IP的信號速度和數(shù)據(jù)率。

 

第1代PCIe總線技術(shù)最早于2003年提出,它源自英特爾公司的第3代輸入輸出3GIO技術(shù)。2017年P(guān)CIe第4代提出,2019年將開發(fā)PCIe第5代。英偉達(dá)公司注重機(jī)器學(xué)習(xí)中數(shù)據(jù)處理GPU芯片的開發(fā),目前采用PCIe第2代產(chǎn)品,已經(jīng)實現(xiàn)了16Gbps數(shù)據(jù)率。

 

高速IP接口吉比特以太網(wǎng)10GbE (IEEE 820.3ae-2002)采用全工協(xié)議(full-duplex protocol),用來處理以太網(wǎng)的高數(shù)據(jù)率數(shù)據(jù),廣泛用于需要高帶寬的企業(yè)服務(wù)器和數(shù)據(jù)中心等, 表1列出了10GbE (連接MAC層和PHY層的)的兩種接口參數(shù),即4通道XAUI模式和單通道XFI/KR模式。

 

RapidIO用來作為與處理器之間的信號互聯(lián),大量用在數(shù)據(jù)中心和高性能計算機(jī)嵌入式芯片設(shè)計中,也用于異構(gòu)系統(tǒng)(heterogeneous system architecture, HSA)芯片中,包括人工智能芯片采用的CPU,DSP,GPU等設(shè)計。

 

表1 物聯(lián)網(wǎng)和5G常用IP模塊的信號速度和數(shù)據(jù)率比較

 

由上表可見,使用高速IP時離不開相關(guān)IP設(shè)計的控制器(Controller)模塊和物理層(PHY)模塊的設(shè)計,它們必須滿足3~10GHz信號頻率要求,相應(yīng)的數(shù)據(jù)率10~40Gbps對于芯片的版圖設(shè)計充滿了技術(shù)挑戰(zhàn)。

 

6．當(dāng)代及未來5G/IoT應(yīng)用對版圖設(shè)計技術(shù)影響

針對高端數(shù)字芯片的性能要求,設(shè)計公司為了滿足需求,會專門投入研發(fā)人員,重新對標(biāo)準(zhǔn)單元庫進(jìn)行電路優(yōu)化和版圖設(shè)計,如第2小節(jié)中“標(biāo)準(zhǔn)版圖設(shè)計”所說,還要重新產(chǎn)生一套單元庫文件,包括GDSII, LEF和 “.lib”等。對于半定制設(shè)計版圖,比如COT模塊等,除了注意邊界處的走線,也要產(chǎn)生“灰盒子”時序文件。IoT相關(guān)芯片以MCU為主的SoC, 其中若干種IP模塊和無線模塊包括NB-IoT, LoRa, 藍(lán)牙等, 給半定制和全定制版圖設(shè)計帶來新的生命。5G時代的應(yīng)用場景有三種不同的無線接入模式，包括以消費類為主的增強(qiáng)移動寬帶(enhanced Mobile Broadband, eMBB)技術(shù)，以智慧機(jī)器人和無人駕駛等為主的超高可靠超低時延通信(Ultra-reliable low latency communication, URLLC)和大規(guī)模機(jī)器通信(massive Machine‐Type Communication, mMTC)。這些多樣化的應(yīng)用場景會對射頻電路芯片電路與版圖設(shè)計帶來新的技術(shù)挑戰(zhàn)和產(chǎn)品需求。

 

因此, 在5G 和IoT時代, 無論是標(biāo)準(zhǔn)單元版圖設(shè)計,半定制版圖設(shè)計和全定制版圖設(shè)計,基本的設(shè)計方法得到發(fā)揚傳承,高性能、低功耗、低成本的要求提得更高,對未來高質(zhì)量高可靠性版圖設(shè)計設(shè)立了新的規(guī)范和起點。例如，用于深度學(xué)習(xí)的芯片設(shè)計，由于涉及到海量數(shù)據(jù)計算，已經(jīng)使用算力單位千兆(1012, tera operations per second, TOPS）為參考,使用能效比（TOPS/W）作為衡量芯片架構(gòu)和設(shè)計的總體檢測指標(biāo)。最新的2019年國際固體電路會議(International Solid-State Circuits Conference, ISSCC)分組文章都做了詳盡的討論。

 

參考文獻(xiàn)

 

[1] 王陽元主編,《集成電路產(chǎn)業(yè)全書》,2018年,北京:電子工業(yè)出版社(ISBN 978-7-121-34822-8)。

[2] 陳春章,集成電路設(shè)計方法中EDA的角色，《微納創(chuàng)新》，2018年夏，總第08期，第34~39頁。

[3]  陳春章,王國雄,艾霞,《數(shù)字集成電路物理設(shè)計》,2008年,北京:科學(xué)出版社(ISBN 978-7-03-022031-8)。

[4] ISSCC 2019,https://submissions.mirasmart.com/ISSCC2019/PDF/ISSCC2019AdvanceProgram.pdf