布線（Layout）是PCB設(shè)計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統(tǒng)的性能，大多數(shù)高速的設(shè)計理論也要最終經(jīng)過 Layout得以實現(xiàn)并驗證，由此可見，布線在高速PCB設(shè)計中是至關(guān)重要的。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。

 

 

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產(chǎn)生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。

直角走線的對信號的影響就是主要體現(xiàn)在三個方面：一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；二是阻抗不連續(xù)會造成信號的反射；三是直角尖端產(chǎn)生的EMI。

 

很多人對直角走線都有這樣的理解，認為尖端容易發(fā)射或接收電磁波，產(chǎn)生EMI，這也成為許多人認為不能直角走線的理由之一。然而很多實際測試的結(jié)果 顯示，直角走線并不會比直線產(chǎn)生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻射已經(jīng)小于儀器本 身的測量誤差。

 

總的說來，直角走線并不是想象中的那么可怕。至少在GHz以下的應(yīng)用中，其產(chǎn)生的任何諸如電容，反射，EMI等效應(yīng)在TDR測試中幾乎體現(xiàn)不出來， 高速PCB設(shè)計工程師的重點還是應(yīng)該放在布局，電源/地設(shè)計，走線設(shè)計，過孔等其他方面。當然，盡管直角走線帶來的影響不是很嚴重，但并不是說我們以后都 可以走直角線，注意細節(jié)是每個優(yōu)秀工程師必備的基本素質(zhì)，而且，隨著數(shù)字電路的飛速發(fā)展，PCB工程師處理的信號頻率也會不斷提高，到10GHz以上的 RF設(shè)計領(lǐng)域，這些小小的直角都可能成為高速問題的重點對象。

 

 

差分信號（Differential Signal）在高速電路設(shè)計中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計，什么另它這么倍受青睞呢？在PCB設(shè)計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。

 

何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三個方面：

 

a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

 

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

 

c. 時序定位精確，由于差分信號的開關(guān)變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術(shù)。

 

 

蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了調(diào)節(jié)延時，滿足系統(tǒng)時序設(shè)計要求。設(shè)計者首先要有這樣的認識：蛇形線會破壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實際設(shè)計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不 得不故意進行繞線。

那么，蛇形線對信號傳輸有什么影響呢？走線時要注意些什么呢？其中最關(guān)鍵的兩個參數(shù)就是平行耦合長度（Lp）和耦合距離（S），如圖1-8-21所示。很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發(fā)生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大。

 

隨著 PCB 信號切換速度不斷增長，當今的 PCB 設(shè)計廠商需要理解和控制 PCB 跡線的阻抗。相應(yīng)于現(xiàn)代數(shù)字電路較短的信號傳輸時間和較高的時鐘速率，PCB 跡線不再是簡單的連接，而是傳輸線。

 

在實際情況中，需要在數(shù)字邊際速度高于1ns或模擬頻率超過300Mhz時控制跡線阻抗。PCB 跡線的關(guān)鍵參數(shù)之一是其特性阻抗（即波沿信號傳輸線路傳送時電壓與電流的比值）。印制電路板上導線的特性阻抗是電路板設(shè)計的一個重要指標，特別是在高頻電路的PCB設(shè)計中，必須考慮導線的特性阻抗和器件或信號所要求的特性阻抗是否一致，是否匹配。這就涉及到兩個概念：阻抗控制與阻抗匹配，本文重點討論阻抗控制和疊層設(shè)計的問題。

 

 

阻抗控制（eImpedance Controling），線路板中的導體中會有各種信號的傳遞，為提高其傳輸速率而必須提高其頻率，線路本身若因蝕刻，疊層厚度，導線寬度等不同因素，將會造成阻抗值得變化，使其信號失真。故在高速線路板上的導體，其阻抗值應(yīng)控制在某一范圍之內(nèi)，稱為“阻抗控制”。

 

PCB 跡線的阻抗將由其感應(yīng)和電容性電感、電阻和電導系數(shù)確定。影響PCB走線的阻抗的因素主要有： 銅線的寬度、銅線的厚度、介質(zhì)的介電常數(shù)、介質(zhì)的厚度、焊盤的厚度、地線的路徑、走線周邊的走線等。PCB 阻抗的范圍是 25 至120 歐姆。

 

在實際情況下，PCB 傳輸線路通常由一個導線跡線、一個或多個參考層和絕緣材質(zhì)組成。跡線和板層構(gòu)成了控制阻抗。PCB 將常常采用多層結(jié)構(gòu)，并且控制阻抗也可以采用各種方式來構(gòu)建。但是，無論使用什么方式，阻抗值都將由其物理結(jié)構(gòu)和絕緣材料的電子特性決定：

 

· 信號跡線的寬度和厚度

 

· 跡線兩側(cè)的內(nèi)核或預(yù)填材質(zhì)的高度

 

· 跡線和板層的配置

 

· 內(nèi)核和預(yù)填材質(zhì)的絕緣常數(shù)

 

PCB傳輸線主要有兩種形式：微帶線（Microstrip）與帶狀線（Stripline）。

 

微帶線（Microstrip）：

 

微帶線是一根帶狀導線，指只有一邊存在參考平面的傳輸線，頂部和側(cè)邊都曝置于空氣中（也可上敷涂覆層），位于絕緣常數(shù) Er 線路板的表面之上，以電源或接地層為參考。如下圖所示：

注意：在實際的PCB制造中，板廠通常會在PCB板的表面涂覆一層綠油，因此在實際的阻抗計算中，通常對于表面微帶線采用下圖所示的模型進行計算：

帶狀線（Stripline）：

 

帶狀線是置于兩個參考平面之間的帶狀導線，如下圖所示，H1和H2代表的電介質(zhì)的介電常數(shù)可以不同。

上述兩個例子只是微帶線和帶狀線的一個典型示范，具體的微帶線和帶狀線有很多種，如覆膜微帶線等，都是跟具體的PCB的疊層結(jié)構(gòu)相關(guān)。

用于計算特性阻抗的等式需要復雜的數(shù)學計算，通常使用場求解方法，其中包括邊界元素分析在內(nèi)，因此使用專門的阻抗計算軟件SI9000，我們所需做的就是控制特性阻抗的參數(shù)：

 

絕緣層的介電常數(shù)Er、走線寬度W1、W2（梯形）、走線厚度T和絕緣層厚度H。

對于W1、W2的說明：

 

此處的W=W1，W1=W2.

 

規(guī)則：W1=W-A

 

W—-設(shè)計線寬

 

A—–Etch loss （見上表）

 

走線上下寬度不一致的原因是：PCB板制造過程中是從上到下而腐蝕，因此腐蝕出來的線呈梯形。

PCB的可靠性設(shè)計以及地線設(shè)計將在下次接著為大家分享。