【導讀】作為國內領先的高端PCIe SSD主控芯片和方案提供商，憶芯科技一直走在技術創(chuàng)新的前沿，為了滿足各行業(yè)對于數據處理和存儲的需求，其推出多款極具出色性能和穩(wěn)定性的產品，包括支持PCIe 3.0的STAR1000P、PCIe 4.0的STAR2000、以及最新的PCIe 5.0高性能芯片STAR1500。未來隨著數據傳輸速率和接口帶寬的迅猛提升，電源完整性（Power Integrity）成為了保障產品穩(wěn)定運行的重中之重。
作為國內領先的高端PCIe SSD主控芯片和方案提供商，憶芯科技一直走在技術創(chuàng)新的前沿，為了滿足各行業(yè)對于數據處理和存儲的需求，其推出多款極具出色性能和穩(wěn)定性的產品，包括支持PCIe 3.0的STAR1000P、PCIe 4.0的STAR2000、以及最新的PCIe 5.0高性能芯片STAR1500。未來隨著數據傳輸速率和接口帶寬的迅猛提升，電源完整性（Power Integrity）成為了保障產品穩(wěn)定運行的重中之重。
電源完整性的挑戰(zhàn) 從低頻到高頻
在現代高速數字系統中，電源完整性指的是電源分配網絡（Power Distribution Network, PDN）為負載（如CPU、FPGA或SSD主控芯片）提供干凈、穩(wěn)定電源的能力。隨著芯片頻率的提升，電源噪聲、瞬態(tài)電流需求和信號完整性之間的相互影響愈發(fā)復雜，例如憶芯科技最新主控芯片STAR1500集成了高密度的晶體管和復雜的信號處理模塊，這使得電源分配網絡（PDN）的設計非常復雜，不僅需要在低頻段穩(wěn)定提供直流電壓，還需要在中高頻段有效抑制噪聲，最終保證在die側電壓的波動滿足power domain的SPEC要求，如圖1。
圖1 die側電壓波動
電源分配網絡（Power Distribution Network）
如圖2所示，典型的PDN系統由VRM、解耦電容器、平面和集成電路組成。從圖中可以看出各個部件與die的臨近程度，VRM和Bulk電容離die最遠,封裝平面和封裝電容器離die則較近。各個部件自身的頻率響應、它們與die的距離以及各部件和die之間寄生效應決定了各部件對來自die側電流需求的反應能力。
圖2 電源分配網絡（PDN）模型
圖3是全通路PDN的電路示意圖，由電壓調節(jié)模塊（VRM）、電源/地平面對、各種電容組成，這些組件在控制電源分配系統阻抗時，分別作用在不同的頻段。VRM響應的頻率范圍為DC~1KHz；電解電容在1kHz~1MHz內保持較低阻抗；高頻陶瓷電容在1MHz~百MHz內保持較低阻抗；電源/地平面對則可以在100MHz以上發(fā)揮作用；片上電容則可以在GHz都提供較低的阻抗特性。
圖3 全通路PDN電路示意圖
造成PDN中電源不穩(wěn)定的原因
PCIe 5.0高帶寬帶來的一個顯著挑戰(zhàn)是瞬態(tài)電流的快速變化。當芯片從空閑狀態(tài)切換到滿負載時，內部邏輯電路在高速開關狀態(tài)下產生的瞬態(tài)交變電流過大，使得電源無法實時響應負載對電源需求的快速變化，導致電源電壓出現快速壓降。即
，電源響應速度慢、瞬態(tài)電流大、或者電容儲能不夠，造成了為提供電荷而引起的電壓波動。
圖4 瞬態(tài)電流突變導致電壓跌落（黃色：電壓，綠色：電流）
由于整個PDN通路上存在各種寄生電感，無論鍵合線、PTH、管腳、走線的寄生電感還是去耦電容的寄生電感（自感和安裝電感），甚至包括縫隙電感和過孔電感，使得高頻處的阻抗增加進而導致電壓出現大的波動，即
。
圖5 Flip Chip Package圖示及電感
噪聲電流或返回電流路徑突變均會導致共振現象。如下圖信號穿過電源平面和地平面時返回路徑在平面間轉換,雖然電源、地平面之間存在去耦電容,但是電容只能讓返回電流的低頻部分通過,而高頻部分需由平面間的耦合(即通過換層所在區(qū)域)提供回流路徑,這個區(qū)域會引起局部電源噪聲,該噪聲會在電源和地平面之間構成的腔體中傳播進而影響系統穩(wěn)定性。
圖6 信號換層引起的噪聲
電源分配網絡（PDN）的優(yōu)化策略
為了應對PCIe 5.0高性能芯片中的電源完整性挑戰(zhàn)，憶芯科技采用了多層次的電源設計優(yōu)化策略，最終使整個系統的信號完整性和穩(wěn)定性達到最佳狀態(tài)。
中頻電容諧振峰的優(yōu)化
中頻陶瓷電容在板級去耦中起到非常大的作用。在系統中一般采用并聯多種不同容值電容的方式，在這種情況下必須注意不同容值電容器中的并聯諧振（稱為反諧振），為了使整個PDN系統的阻抗小于目標阻抗,在設計時需要根據電容阻抗特性選擇合適的電容組合、擺放位置，并且最小化電容的安裝電感來盡量控制諧振峰的大小。
如果去耦網絡設計不理想，并聯諧振峰使PDN系統阻抗在諧振點附近的一段頻率范圍內超過目標阻抗，最終會產生潛在的設計風險。如果負載芯片的電流需求又剛好集中在這個頻段內，則電壓波動就可能超標。
圖7 電容器并聯諧振峰
平面電容與層疊設計的優(yōu)化
電源平面和地平面能形成一個平板電容（假設電源平面和接地平面相鄰），當頻率遠超過PCB去耦電容作用頻段的情況下，平板電容能發(fā)揮積極的作用，但唯一的缺點是平板電容很小，因為平面面積很?。ǖ湫碗娐钒宓牡湫推矫骐娙?= 322pf/每平方英寸電源平面電容面積），而且連接平面和封裝球的電源和接地通孔的環(huán)路電感會限制其高頻去耦效果，設計時需要注意采用多過孔并聯結構以及盡量縮短電源回路。PCB 電源平面電容的計算公式如下：
其中
是平面之間介質的相對介電常數，A是平面的面積（平方米），d是平面之間的距離（米）。使電容最大化的幾種方法：保持較小的電源平面和接地平面之間的距離d（使用較薄的電介質），在電源平面和接地平面之間使用較高的
電介質材料，以及增大平面面積。其中最大化平面面積的方法之一是在相鄰布線層上的未使用平面區(qū)域填充電源和地平面，并用縫合通孔連接起來。
圖8 電源、地平面電容示意圖
芯片封裝諧振點
芯片封裝電感將產生一個截止頻率，超過這個頻率PCB安裝的電容器的影響可以忽略不計?？梢愿鶕娫吹哪繕俗杩箒泶_定截止頻率（Fco）：
除此之外，還需要考慮封裝電感和片上去耦電容的并聯諧振，這個諧振尖峰會有比較高的阻抗，在很多情況下，需要通過封裝中的去耦電容盡量去抑制這個諧振峰。
圖9 芯片封裝上去耦電容對諧振峰的改善
高頻片上電容優(yōu)化
隨著集成電路工藝的進步，高頻片上去耦電容（On-Chip Decoupling Capacitors）成為了電源完整性設計的關鍵，片上去耦電容決定了最高頻率時的PDN的阻抗。片上電容的成因有：（1）電源和地軌道金屬層之間的電容；（2）所有的P管和N管的柵極電容；（3）各種寄生電容。片上去耦電容直接集成在芯片內部，離負載非常近且寄生電感和電阻極小，因此它可以在極短的時間內為負載提供充足的電流，快速響應瞬態(tài)電流需求，降低電源電壓的波動，極大地提高電源系統的瞬態(tài)響應能力。
雖然片上去耦電容在高頻下效果顯著，但其容量通常較小，難以應對中低頻段的大容量需求，且片上去耦電容是以犧牲芯片面積為代價的。因此在整個PDN設計中，片上去耦電容的設計要進行全方位的評估，確保die上可以提供的最小電容，并且仍然能夠滿足系統的目標阻抗。
全通路PDN的頻域分析優(yōu)化
除了上述各點細節(jié)的優(yōu)化，最終需要對全通路PDN進行頻域分析，評估不同頻率下的電源阻抗特性，提前識別出電源系統中可能出現的共振點和高阻抗點來進行優(yōu)化。
圖10 PDN的阻抗特性曲線
Coner case的CPM時域分析優(yōu)化
芯片在實際工作中會有很多種場景，在不同場景切換過程中，可能會激發(fā)各種抽電狀態(tài)，包括激活階段、上升階段和負載釋放階段。其中重載到ideal或ideal到重載狀態(tài)的快速切換中，會激發(fā)陡峭的上升沿或者下降沿，對PDN造成極大的沖擊。這種coner case可以從芯片后仿VCD波形中獲取，再進行CPM(chip power model)的提取，以進行全通路的時域分析，聯合驗證優(yōu)化全通路PDN的設計。
圖11 Coner case的電源變化圖示
多通道噪聲電流的共振分析
SSD的主控芯片會有較多的ONFI通道，常見的為8CH/16CH，不同的容量會涉及到掛載的NAND顆粒數量不同。在產品設計過程中，會將SSD主控的IO 電源和NAND顆粒的IO電源合并設計，這樣可以節(jié)省器件成本，且整個電源的平面也會更加完整，但是各個CH間的噪聲電流會在整個腔體中形成共振，需要在設計的時候考慮這種共振情況。
共振情況的分析需要考慮整個PDN的頻域特性，如前文提到的一些比較高的諧振峰，對于ONFI多CH的接口設計中，如果系統在工作中正好激發(fā)前文所提到的諧振峰相應頻點的噪聲電流，多通道的噪聲電流共振會對整個PDN帶來嚴重的沖擊。在分析過程中需要創(chuàng)建一個盡可能接近該阻抗諧振峰的激勵造成worst case以測試PDN的魯棒性。
電源完整性對系統性能的影響
對于憶芯科技PCIe 5.0 SSD主控芯片STAR1500來說，傳輸速率相比PCIe 4.0翻倍達到32GT/s，數據的吞吐量更大，面臨的場景也更復雜，內核電源、IO電源對其PDN性能的要求也更高，保證電源完整性對系統整體性能和穩(wěn)定性起到至關重要的作用：
更低的誤碼率
由于噪聲和電壓波動的抑制，芯片能夠以更低的誤碼率傳輸數據，確保了數據傳輸的完整性。
更高的能效比
優(yōu)化后的低阻抗電源分配網絡減少了不必要的電能損耗，提升了系統的整體能效，降低了功耗。
更高的穩(wěn)定性
在極端工作條件下，優(yōu)化電源完整性的設計保障了系統的穩(wěn)定性，避免因電源不穩(wěn)定導致的系統崩潰和性能下降。
參考文檔：
【1】 A Novel System-Level Power Integrity Transient Analysis Methodology using Simplified CPM Model, Physics-based Equivalent Circuit PDN Model and Small Signal VRM Model
【2】Power Integrity Modeling and Design for Semiconductors and Systems
【3】信號完整性與電源完整性分析
本文轉載自：憶芯科技
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