【導讀】SiC MOSFET 在功率半導體市場中正迅速普及，因為它最初的一些可靠性問題已得到解決，并且價位已達到非常有吸引力的水平。隨著市場上的器件越來越多，必須了解 SiC MOSFET 與 IGBT 之間的共性和差異，以便用戶充分利用每種器件。本系列文章概述了安森美 M 1 1200 V SiC MOSFET 的關鍵特性及驅動條件對它的影響，作為安森美提供的全方位寬禁帶生態(tài)系統(tǒng)的一部分，還將提供 NCP51705（用于 SiC MOSFET 的隔離柵極驅動器）的使用指南。本文為第三部分，將重點介紹NCP51705 SiC 柵極驅動器的使用指南。

NCP51705 是一種 SiC 柵極驅動器，具有高度的靈活性和集成性，使其與市場上的任何 SiC MOSFET 完全兼容。如圖 32 所示，NCP51705 頂層框圖包括通用柵極驅動器常見的許多基本功能，包括：

1. 高達 28 V 的 V_DD 正電源電壓

2. 高峰值輸出電流（6 A 源極和 10 A 漏極）

3. 內部 5 V 參考電壓可用于偏置 5 V、高達 20 mA 的低功率負載（數(shù)字隔離器、光耦合器、μC 等）

4. 分離信號，電源接地

5. 分離源極和漏極輸出引腳

6. 內部熱關斷保護

7. 分離非反相和反相 TTL、PWM 輸入

圖 32：NCP51705 SiC 柵極驅動器框圖

此外，NCP51705 具備使用最少的外部組件設計可靠的 SiC MOSFET 柵極驅動電路所必需的幾個獨特特性（在 TND6237/D 中的分立 SIC 柵極驅動部分的開頭列出）。NCP51705 獨特特性的優(yōu)點將在下一節(jié)詳細介紹。

過電流保護 ? DESAT

NCP51705 DESAT 功能的實現(xiàn)只需使用兩個外部組件。如圖 33 所示，通過 DESAT 引腳的 R₁ 和 D₁ 監(jiān)測 SiC MOSFET, Q₁ 的漏極-源極電壓。

圖 33：NCP51705 DESAT 功能

在 Q₁ 關斷期間，漏極-源極端子可能出現(xiàn)幾百伏電壓。一旦 Q₁ 導通，漏極-源極電壓迅速下降，預計在不到幾百納秒的時間內就會發(fā)生從高電壓到接近零電壓的轉變。在導通轉換期間，DESAT 信號前沿被一個 500 納秒計時器消隱，該計時器由一個 5?Ω 的低阻抗下拉電阻組成。這使 V_DS 有足夠的時間下降，同時確保 DESAT 不會意外激活。500 納秒過后，DESAT 引腳被釋放，200?μA 電流源通過 R₁、D₁和 SiC MOSFET 導通電阻提供恒定電流。在導通時間內，如果 DESAT 引腳上升到 7.5 V 以上，則 DESAT 比較器輸出會升高，從而觸發(fā) RS 鎖存器的時鐘輸入。這種故障將逐個周期自動終止 Q_NOT 輸出的后沿。SiC MOSFET 的柵極驅動因此有效地減少了與去飽和故障時間成比例的時間量。

200?μA 電流源足以確保 D₁ 的可預測正向壓降，同時也使 R₁ 的壓降能夠在 SiC MOSFET 導通期間獨立于 V_DS。如果需要，可通過將 DESAT 引腳接地來禁用 DESAT 保護。相反，如果 DESAT 引腳處于浮動狀態(tài)，或者 R₁ 無法打開，則流經 20?kΩ 電阻器的 200?μA 電流源在 DESAT 比較器的非反相輸入端施加恒定的 4 V 電壓。這種情況基本上禁用了 SiC MOSFET 的柵極驅動。一些應用可能傾向于使用電流檢測變壓器來檢測漏極電流，并從外部驅動 DESAT 引腳。在這種情況下，NCP51705 包括一個 IC 金屬選件，用于移除 20?kΩ 電阻器，使 DESAT 引腳可以用作傳統(tǒng)的逐脈沖、過電流保護功能。

DESAT 引腳上的電壓 V_DESAT 由公式（1）確定為：

為 I_D 分配最大值（留出額外的設計裕度）后，選擇 R₁ 和 I_D，使 V_DESAT < 7.5 V。重新排列公式（1）并求解 R₁ 得出：

除了設置允許的最大 V_DESAT 電壓外，R₁ 還具有限制通過 D₁ 結電容的瞬時電流的雙重目的。因為 SiC MOSFET 上的漏電壓 dV/dt 極高，如果 R₁ 的大小不合適，通過 D₁ 的 p?n 結電容的電流可能會變得非常高。因此，應優(yōu)先選擇具有最低結電容的快速高壓二極管。R₁ 的典型值將接近 5 kΩ< R₁ < 10 kΩ 的范圍，但這會根據(jù)所選 SiC MOSFET 的 ID 和 R_DS 參數(shù)而發(fā)生變化。如果 R₁遠小于 5 kΩ，進入 DESAT 引腳的瞬時電流可能為數(shù)百毫安。相反，如果 R₁ 遠大于 10 kΩ，則 RC 延遲為 R₁ 和 D₁結電容的乘積。延遲可為 100 μs 量級，從而導致應對 DESAT 故障的額外延遲時間。

充電泵 – V_EE (VEESET)

NCP51705 使用單一的正電源電壓運行。從單一 V_DD 電源電壓運行意味著必須從柵極驅動器 IC 產生負 V_EE 電壓。使用開關電容充電泵是產生所需負 V_EE 電壓軌的必然選擇。構建充電泵有許多不同的選擇。主要挑戰(zhàn)是在瞬態(tài)條件下保持準確的電壓調節(jié)，以一定的頻率開關以減小電容，并最大限度地減少外部組件數(shù)量，從而降低成本并提高可靠性。

從圖 34 所示的充電泵功能框圖可以看出，只需三個外部電容即可建立負 V_EE 電壓軌。充電泵功率級基本上由兩個 PMOS 開關和兩個 NMOS 開關組成，這些開關以橋式結構排列。

圖 34：NCP51705 VEE 充電泵

如圖所示，外部飛跨電容 C_F 連接在橋的每個支路的中點之間。開關時序，每當兩個上部 PMOS 器件同時導通時，C_F 會出現(xiàn) V_DD。同樣，每當兩個下部 NMOS 器件同時導通時，C_F 會出現(xiàn) ?V_EE。開關頻率在內部設置為 390 kHz，兩個上部 PMOS 器件與兩個下部 NMOS 器件異步切換。290 kHz 的 IC 金屬選件也可用于需要較低充電泵開關頻率的應用。

V_EE 被調節(jié)到在 V_CH設置的電壓，該電壓由 VEESET 可編程的內部低壓降穩(wěn)壓器 (LDO) 電壓決定。VEESET 上的電壓會改變內部 LDO 看到的增益 (G_LDO)。如果 VEESET 保持浮動狀態(tài)（建議使用從 VEESET 到 SGND 的 100?pF 旁路電容），則 V_EE 設置為在 ?3 V 下調節(jié)。對于 ?5?V V_EE 電壓，VEESET 引腳應直接連接到 V5V（引腳 23）。如果 VEESET 連接到 9 V 和 V_DD 之間的任何電壓，則 V_EE 被箝位并設置為以 ?8 V 的最小充電泵電壓進行調節(jié)。當 V_DD > 7.5 V 時，充電泵啟動，V_EE 電壓軌包括一個內部固定的 UVLO，設置為編程 VEE 值的 80%。由于 V_DD 和 V_EE 均由獨立的 UVLO 電路監(jiān)控，NCP51705 足夠智能，可以在兩個電壓軌都在特定 SiC MOSFET 負載的安全范圍內時實現(xiàn)。

或者，通過完全禁用充電泵，可以實現(xiàn) 0 V < OUT < V_DD 開關。當 VEESET 連接到 SGND 時，充電泵被禁用。當充電泵被禁用且 V_EE 直接與 PGND 相關聯(lián)時，輸出在 0 V < OUT < V_DD 之間切換。需要注意的是，每當 VEESET 與 SGND 相關聯(lián)時，V_EE 必須與 PGND 相關聯(lián)。在此工作模式期間，內部 V_EE UVLO 功能也相應禁用。

另一種可能的配置是禁用充電泵，但允許使用外部負 V_EE 電壓軌。此選項允許 –V_EE < OUT < V_DD 切換，因為充電泵未切換，所以在 IC 功耗方面略有節(jié)省。當 VEESET 連接到 SGND 時，外部負電壓軌可以直接在 V_EE和 PGND 之間連接。請注意，由于 VEESET 為 0 V，內部 V_EE UVLO 被禁用，因此 NCP51705 不知道 V_EE 電壓水平是否在預期范圍內。

這種簡單的 VEESET 調整能夠使用最少的外部組件實現(xiàn)最高程度的靈活性，同時滿足最廣泛的 SiC MOSFET 電壓要求。為了方便起見，表 2 中總結了 VEESET 的可配置性。

表 2：半導體材料屬性

可編程欠壓鎖定 ? UVSET

用于柵極驅動器 IC 的 UVLO 對于保護 MOSFET 至關重要，其工作原理是禁用輸出，直到 V_DD高于已知閾值。這不僅可以保護負載，而且可以向控制器驗證施加的 V_DD電壓高于導通閾值。由于與 SiC MOSFET 相關的低 gm值，最佳 UVLO 導通閾值并非“一刀切”。如果允許驅動器輸出在較低的 V_DD 下切換，可能對某個 SiC MOSFET 不利，但根據(jù)散熱、冷卻和 V_DD 啟動時間，對另一個 SiC MOSFET 而言可能是可接受的。最佳 UVLO 導通閾值也會根據(jù) V_DD 電壓軌的導出方式而發(fā)生變化。一些電源系統(tǒng)可能有一個專用的偏壓電源，而其他系統(tǒng)則可能依賴于類似于圖 36 的 V_DD 自舉技術。

NCP51705 通過可編程 UVLO 導通閾值解決了這一需求，該閾值可通過 UVSET 和 SGND 之間的單一電阻器設置。如圖 35 所示，UVSET 引腳由 25?μA 電流源內部驅動，串聯(lián)增益為 6。

UVSET 電阻器 RUVSET 根據(jù)公式（3）中定義的所需 UVLO 導通電壓 V_ON 進行選擇。

圖 35：NCP51705 UVSET 可編程 UVLO

V_ON 值通常由 SiC MOSFET 輸出特性曲線決定，如 TND6237/D 圖 1 中突出顯示的曲線。由于 SiC MOSFET 的導通電阻顯著增加，即使 VGS 略有降低，允許的 UVLO 滯后必須很小。因此，NCP51705 具有固定的 1?V 滯后，因此關斷電壓 V_OFF 始終比設置的 V_ON 低 1 V。

對于包含專用偏壓電源的電源，假設在電源系統(tǒng)因故障恢復而啟動軟啟動或重啟之前，V_DD 高于所需 V_ON閾值。對于此類系統(tǒng)，需要具有 1?V UVLO 滯后，并且不會因啟動注意事項而產生任何影響。然而，一些電源系統(tǒng)從高電壓開始，然后依賴于自舉繞組的 V_DD，如圖 36 所示。

圖 36：PWM 自舉啟動示例

圖中顯示了具有高電壓 (HV) 啟動能力以及 V_ON = 17 V 和 V_OFF= 9 V 的固定 UVLO 閾值的 PWM 控制器。施加 HV 時，當 HV = V_ON = 17 V，內部通道開關打開，PWM 控制器從 C_VCC 汲取啟動電流。在此期間，C_VCC 正在放電，Q₁必須開始切換，以在變壓器自舉繞組中建立電壓。這對可從 RUVSET 編程的允許 V_ON 施加了限制。UVSET 必須設置為小于 PWM 控制器的 UVLO V_ON 的值。圖 37 進一步說明了這些啟動細節(jié)，其中 PWM 電壓閾值顯示為藍色，NCP51705 顯示為紅色。

圖 37：自舉啟動時序

為了切換具有最高 V_GS 的 SiC MOSFET，需要將 V_ON設置為盡可能接近 PWM 控制器的 UVLO 導通。在這樣做時所進行的權衡意味著在 Δt (t₂?t₁) 期間 ΔV = 1 V。C_VCC 的放電非常淺，因此需要較大的電容值。例如，假設啟動電流為 1 mA，Δt = 3 ms 且 ΔV = 1 V，則需要用于 C_VCC 的 3?μF 電容。相反，如果 V_ON 設置為比最小自舉放電電壓 V_BOOT(MIN) 高 1 V，則允許 C_VCC 在更寬的 ΔV (17 V ? 11 V) 范圍內放電，并且可以使用更小的電容值。給定相同的 1 mA，Δt = 3 ms 且允許 ΔV = 6 V，所需的 C_VCC 電容值降低至 500 nF；減少了 6 倍。然而，由于 SiC MOSFET 將在 V_GS = 11 V 的情況下切換，因此所產生的影響可能很大。顯然，在啟動前將 NCP51705 偏置是首選方法。

數(shù)字同步和故障報告 – XEN

XEN 信號是 V_GS 反相的 5 V 數(shù)字表示。為了報告驅動器“狀態(tài)”，PWM 輸入被認為更準確，因為它來自 SiC 柵極電壓，傳播延遲大大減少。此信號可以在半橋電源拓撲中用作故障標志和同步信號，為實施交叉?zhèn)鲗Вㄖ丿B）保護打下基礎。每當 XEN 為高、V_GS為低時，則 SiC MOSFET 為關斷狀態(tài)。因此，如果 XEN 和 PWM 輸入信號均為高，則檢測到故障狀態(tài)，并進行數(shù)字分配，以采取可能需要的任何預防措施。

封裝

WBG 半導體使高壓轉換器能夠在更接近低壓（低于 100 V）開關頻率的情況下工作。對于低壓轉換器而言，半導體封裝的發(fā)展對當今開關性能的實現(xiàn)起到了關鍵作用。硅 MOSFET 封裝取得了進步，例如雙面冷卻、夾焊、熱增強功率封裝和低電感、無引線封裝。同樣，柵極驅動器 IC 封裝也“瘦身”明顯。更短的管芯到引線、鍵合線連接，加上模制無引線封裝 (MLP)，對于最大限度地減少驅動器側的寄生電感至關重要。驅動器和 MOSFET (DrMOS) 共封裝是減少寄生電感、提高效率和縮小電路板面積的最新步驟。DrMOS 等改進所涉及的電壓相當?shù)停虼丝梢詫崿F(xiàn)。

在高壓轉換器領域，爬電距離和電氣間隙等最小間距要求使得高性能 SiC MOSFET 依然采用低性能 TO?220 型和 TO?247 型封裝。這些封裝已經十分完善，長期以來一直是行業(yè)標準。它們非常適合工業(yè)應用，堅固且易于散熱，但其長引線和內部鍵合線導致寄生電感更高。SiC MOSFET 現(xiàn)在使這些寄生電感受到熱應力、頻率和 dV/dt 速率的影響，以前在高壓硅晶體管中，這是從未設想到的?？梢哉f，SiC 促進了對高壓分立封裝的重新思考。

盡管分立組件并非如此，但 SiC 柵極驅動器能夠充分利用與低壓轉換器驅動器相同的封裝改進。NCP5170 管芯封裝成 24 引腳、4 × 4 mm、熱增強 MLP，如圖 38 所示。

圖 38：NCP51705 24 引腳、4 4 mm、MLP 封裝和引腳輸出

所有高電流電源引腳都翻倍，位于 IC 的右半部分。此外，每個翻倍引腳都通過內部雙鍵合線連接到管芯，以實現(xiàn)盡可能最低的電感。所有低功耗數(shù)字信號僅為單引腳，位于 IC 的左半部分，為 PWM 或數(shù)字控制器提供了方便、直接的接口。

NCP51705 封裝的底部包括一個電絕緣、導熱、暴露的焊盤。該焊盤未連接到 PGND 或 SGND，但會通過熱通孔連接到隔離銅 PCB 焊盤進行散熱。

如果散熱成為一個問題，應特別注意四個主要的功耗因素：

1. 與驅動外部 SiC MOSFET 相關的 OUTSRC 和 OUTSNK 損耗。這些是與開關頻率成比例的柵極電荷相關損耗。降低開關頻率將降低功耗

2. V_DD和 V5V 之間的 LDO，能夠提供高達 20 mA 的電源。切勿加載超過數(shù)字隔離器或光耦合器偏壓的 V5V

3. V_DD 和 V_CH 之間的 LDO，這是內部充電泵的一部分

4. 內部充電泵電源開關，可禁用并用外部負偏壓替換，如充電泵–V_EE (VEESET) 一節(jié)所述

系統(tǒng)性能

對于 V_DD> 7 V，靜態(tài)電流線性緩升，直至超過設置的 UVLO 閾值。圖 39 所示的藍色跡線表示 V_DD 與 I_DD，無輸入（非開關），V_DD(UVLO)= 12 V，V5V 調節(jié)器無負載。對于 7 V < V_DD < 22 V，I_DD 測量為 0.6 mA < I_DD< 2.3 mA。當 V_DD 超過 UVLO 閾值時，中間的平坦線表示 I_DD 電流增加約 ~1?mA。

紅色跡線表示在禁用內部充電泵的同時向 IN+ 施加 100 kHz、50% 脈沖輸入的情況。使用 4.99 Ω + 2.2 nF 負載，這是典型 SiC MOSFET 的等效輸入。外部源極和漏極電阻為 3Ω。對于 12 V < V_DD < 22 V，I_DD 測量為 3.7 mA < I_DD < 5.5 mA。

圖 39：V_DD 與 I_DD，非開關與開關

圖 40 所示的啟動波形顯示了 V_DD 之前出現(xiàn)的 IN +。V_DD 從 0 V 上升至 20 V，UVSET = 2 V（未顯示），相當于 V_DD(UVLO) = 12 V。V_EE 被設置為在 ?5 V 調節(jié)，VEESET = V5V（未顯示），相當于 V_EE(UVLO) = ?4 V。當 V_EE = ?4 V 時，輸出便會啟用，即使 V_DD > 12 V (V_DD= 15 V)。還要注意，在近 100 μs 的時間內，OUT (V_GS) 小于 20 V。根據(jù) V_DD 啟動的 dV/dt 速率，該時間可能更長，因此，在編程 UVSET 時應考慮 SiC MOSFET 的熱應力。

圖 40：CH1?IN+，CH2?V_DD，CH3?OUT，CH4?V_EE；V_DD(UVLO) = 12 V，V_EE(UVLO) = ?4 V

圖 41 中顯示了相同的啟動波形，但 UVSET = 3 V（未顯示），相當于 V_DD(UVLO) = 18 V。在這種情況下，當 V_DD = 18 V 時，OUT (V_GS) 便會啟用，即使 V_EE < ?4 V (V_EE= ?5 V)。哪個 UVLO 占優(yōu)勢取決于 V_DD 與 V_EE 的 dV/dt 速率。關鍵點是 NCP51705 輸出被禁用，直到 V_DD 和 V_EE 都高于或低于各自的 UVLO 閾值。與圖 40 相比，請注意較高的 UVLO 設置對 OUT (V_GS) 的影響，其中第一個 OUT 脈沖出現(xiàn)在 20 V 和 ?5 V 附近。

圖 41：CH1?IN+，CH2?V_DD，CH3?OUT，CH4?V_EE；V_DD(UVLO) = 18 V，V_EE(UVLO) = ?4 V

NCP51705 內部充電泵有一個緩慢的控制回路，其效果可從 V_EE 啟動期間觀察到的輕微下沖和 <400 μs 校正中看出，如圖 42 所示。超過 400 μs 時，V_EE 電壓穩(wěn)定至 ?3 V、?5 V 或 ?8 V 的調節(jié)設定值。

圖 42：V_EE 啟動

關機操作平穩(wěn)，無毛刺。如圖 43 所示，OUT 停止切換并跟蹤卸載的 V_EE。V_EE 從 ?5 V 到 0 V 的放電時間約為 300 ms。

圖 43：CH1?IN+，CH2?V_DD，CH3?OUT，CH4?V_EE；關機

圖 44 顯示了圖 43 中時間基準的放大圖。UVSET 被配置為 3 V (V_DD(UVLO) = 18V)，內部 V_DD UVLO 滯后在內部固定為 1 V。當輸出被禁用時，光標位置顯示 V_DD = 17 V（18 V?1 V 滯后），即使 V_EE= ?4.5 V (VEESET = V5V)，并且根據(jù)其 ?4 V UVLO 仍處于活動狀態(tài)。盡管 VDD 的衰減很慢，但在 UVLO_OFF 之后，也可以看到最后一個輸出脈沖的終止很干凈，沒有雜散脈沖或毛刺。

圖 44：CH1?IN+，CH2?V_DD，CH3?OUT，CH4?V_EE；關機，V_{DD_UVLO(OFF)} = 17 V

導通傳播延遲的測量范圍從 90% IN+ 上升至 10% OUT 上升。盡管 SiC 驅動器將在更高的 V_DD 下工作，但大多數(shù) MOSFET 傳播延遲被指定為切換到 V_DD = 12 V 的 1?nF 負載。

圖 45 顯示了在這些標準測試條件下測得的導通傳播延遲為 19 ns。

圖 45：CH1?IN+，CH2?V_DD，CH4?OUT；上升沿傳播延遲

同樣，關斷傳播延遲的測量范圍從 10% IN+ 下降至 90% OUT 下降。圖 46 顯示了在相同標準測試條件下測得的關斷傳播延遲為 22 ns。每個邊緣的輸出上升和下降時間約為 5 ns。

圖 46：CH1?IN+，CH2?V_DD，CH4?OUT；下降沿傳播延遲

DESAT 和 XEN 波形分別如圖 47 和圖 48 所示。由于測試僅用于 IC 驗證（無功率級），因此將 100?pF 固定電容連接到 DESAT 引腳。圖 47 所示的波形表明 DESAT 低于 7.5 V 閾值，輸出在正常操作下切換。如果 IN+ 頻率降低（導通時間增加），則 100?pF DESAT 電容將可以充電至更高的電壓。如圖 48 所示，DESAT 電壓已達到 7.5?V 閾值。輸出后沿在輸入電壓切換為低之前終止。DESAT 小斜坡用于強調終止的 OUT 脈沖上沒有出現(xiàn)毛刺的事實。在開關電源應用中，DESAT 引腳上可以使用小型 (<100 pF) 外部電容進行高頻噪聲濾波。

XEN 信號與 OUT 信號相反。無論驅動器是正常運行還是面臨 DESAT 故障，XEN 信號都能準確跟蹤任一情況下的反向 OUT 信號。

圖 47：CH1?IN+，CH2?OUT，CH3?DESAT，CH4?XEN；V_DESAT < 7.5 V

圖 48：CH1?IN+，CH2?OUT，CH3?DESAT，CH4?XEN；V_DESAT = 7.5 V

應用

SiC MOSFET 可以適用于目前使用 IGBT 的各種應用場景。一些較常見的用途包括高壓開關電源、混合動力和電動汽車充電器、電氣化鐵路運輸、焊機、激光器、工業(yè)設備及其他注重高溫操作的環(huán)境。尤其值得一提的兩個領域是太陽能逆變器和高壓數(shù)據(jù)中心。更高的直流電壓有利于減小線規(guī)厚度、接線盒、互連，并最終最大限度地減少傳導損耗，從而提高效率。目前，大多數(shù)大型光伏系統(tǒng)均采用 1?kV 直流總線，未來趨向于采用 1.5?kV 總線。同樣，使用 380?V 配電網(wǎng)絡的數(shù)據(jù)中心可以將直流電壓提升至 800 V。

NCP5170 的幾個基本應用示例如下所示。

1.低壓側開關

圖 49 顯示了用于低壓側開關應用的 NCP51705 的頂層示意圖。未顯示隔離，因此控制器和驅動器之間為直連接口，但情況并非總是這樣。此示意圖旨在說明，要提供全功能、可靠和穩(wěn)健的 SiC 柵極驅動電路，只需甚少的外部組件。還應提及，盡管只需要單一 VDD 電壓軌，但其額定值應至少為 50 V/ns，以防止TND6237/D 中的分立 SIC 柵極驅動一節(jié)中的分立柵極驅動說明所述的雜散電流脈沖。如果 VDD 電壓軌由專用輔助電源提供，則應特別注意設計具有超低一次-二次雜散電容的變壓器。

圖 49：低壓側開關示例

2.半橋概念

在半橋電源拓撲中可以找到 SiC MOSFET 更現(xiàn)實的用途，如圖 50 所示。高功率應用傾向于在高壓側和低壓側都使用隔離驅動器。這意味著需要兩個數(shù)字隔離器。根據(jù)跨越隔離邊界的 IO 的量，此類應用的二次側控制可能存在很大爭議。在這個簡化示例中，In+ 和 In-（啟用）是來自數(shù)字控制器的僅有的兩個信號，XEN 從 NCP51705 讀取。XEN 可以作為開發(fā)柵極驅動時序、交叉導通預防、死區(qū)時間調整和故障檢測的時序信息基礎。此外，溫度感測、熱管理（風扇控制）和更高級別的故障響應也可以由數(shù)字控制器完成。NCP51705 的 V5V 可用于為每個數(shù)字隔離器的二次側供電，如圖 50 所示。

圖 50：半橋概念

3.準諧振 (QR) 反激式

使用 NCP1340B1 控制器和 NCP51705 SiC 驅動器設計了一個 100?W 的 QR 反激式轉換器，可在 300 V < V_IN< 1 kV 的寬輸入范圍內工作。此類轉換器常見于光伏和工業(yè)應用，但當基于 IGBT 功率級時，開關頻率在 65 kHz 的范圍內。圖 51 所示的示意圖為 QR 反激式，在 V_IN = 300 V 時，頻率在 377 kHz < FS < 430 kHz 之間變化，負載從 100% 到 25% 不等。

圖 51：1000 V 至 24 V、100 W、400 kHz、QR 反激式

4.QR 反激式

對于 V_IN= 300 V，漏極-源極電壓波形是輸入電壓和反射輸出電壓之和。圖 52 所示的波形突出顯示了在全占空比操作 (V_IN= 300 V) 下運行的轉換器，其中 720 V 出現(xiàn)在 SiC MOSFET 的漏極-源極上。V_DS 上升過渡約為 30 ns，相當于 dV_DS/dt = 24 V/ns。NCP1340B1 QR 控制在 V_DS 下降沿實現(xiàn)軟諧振過渡和谷值開關（在最小 V_DS 諧振時“接近 ZVS”導通），這在藍色波形上清晰可見。由于 QR 反激式是僅限低壓側的應用，并且 dV_DS/dt 下降沿為諧振，因此 SiC MOSFET 可能在 0 V < V_GS < 20 V 之間可靠切換。盡管如此，圖 51 所示的設計選擇在 ?5 V < V_GS < 20 V 之間切換，從而在增加柵極電荷的輕微代價下，實現(xiàn)更穩(wěn)健的切換。

圖 52：CH3 = V_DS，CH4 = V_GS；V_IN = 300 V，V_OUT = 24 V，I_OUT = 4 A，F(xiàn)_S = 377 kHz

通用 NCP5170 客戶 EVB

通用評估板 (EVB) 旨在評估 NCP51705 在新設計或現(xiàn)有設計中的性能。EVB 不包括功率級，不專用于任何特定拓撲，由此可見它是通用的。它可用于任何低壓側或高壓側電源開關應用。對于橋接配置，可以在圖騰柱型驅動配置中的每個 SiC MOSFET 處使用這些 EVB 中的兩個或以上。EVB 可被視為隔離器 + 驅動器 + TO?247 分立模塊。EVB 示意圖如圖 53 所示。

重點是提供一種超緊湊的設計，其中 TO?247 SiC MOSFET 的引線可以直接連接到印刷電路板 (PCB)。圖 54 同時顯示了相鄰 TO?247 封裝旁邊的 EVB 的頂視圖和底視圖進行尺寸縮放。

圖 53：NCP5170 Mini EVB 示意圖

圖 54：NCP5170 Mini EVB – 頂視圖 (35 mm x 15 mm)

當安裝到現(xiàn)有電源設計中，并且 TO?247 前面有可用的 PCB 區(qū)域時，EVB 可以水平安裝到主電源板上，如圖 55 所示。如果可能，這應該是首選的安裝方法。

圖 55：水平 EVB 安裝

如果主電源板上的大型組件妨礙水平安裝，則第二種選擇是垂直安裝 EVB，使其與 T0?247 封裝平行或略微傾斜。由于驅動器與 TO?247 漏極接頭發(fā)出的高 dV/dt 非常接近，因此不太傾向于采用這種方式安裝。在任何一種情況下，TO?247 封裝的后接頭都保持暴露狀態(tài)，如有必要，可將其連接到散熱器上。有關安裝和操作詳細信息，請參見 EVB 用戶指南。

圖 56：垂直 EVB 安裝

EVB 最初配置為接受正輸入邏輯的 PWM 信號（連接到 GND1 的 IN?）。但如果需要，IN? 可輕松用作主動啟用或重新配置為反相輸入邏輯。驅動器輸出預配置為 0 V < V_OUT < V_DD 開關。所有連接和電阻器占位符都可用于為 ?3 V、?5 V 或 ?8 V V_EE開關重新配置 VEESET。最后，UVSET 選項被預編程為 17?V 導通操作，這被認為是 SiC MOSFET 的安全級別。

參數(shù)性能

使用眾所周知的雙脈沖測試平臺對 MOSFET 和 IGBT 進行參數(shù)化表征。雙脈沖測試方法基本會向被測器件 (DUT) 低壓側 SiC MOSFET 的柵極-源極施加兩個脈沖。DUT 被插入到與圖 57 所示的鉗位電感開關電路相連的插座中。

圖 57：雙脈沖測試電路和波形

調整第一個脈沖的導通時間，以獲得所需的峰值漏極-源極電流。電感器很大，關斷時間足夠短，因此 I_L1 在關斷續(xù)流期間幾乎保持恒定。因此，第二個更短的脈沖以相同的漏極-源極電流幅度施加。該測試方法可精確控制 I_D 和 V_DS，這是建立動態(tài)開關、參數(shù)性能以及對器件進行基準測試所必需的。

雙脈沖測試方法也可用于表征柵極驅動器性能。在SiC、DUT固定的情況下，當U₁成為新的"DUT"時，可以對各種柵極驅動電路進行表征。在圖53和圖54所示的NCP5170 EVB和圖58所示的簡單光耦合器柵極驅動電路之間，對dV/dt和dI/dt開關性能進行了比較。

圖 58：FOD8384 SiC 光耦合器柵極驅動電路

FOD8384 光耦合器驅動器能夠承受高達 30 V 的 V_DD 偏壓，因此非常適合?5 V < V_GS< 20 V 開關。與圖 58 中的示例類似，F(xiàn)OD8384 驅動器不是完整的 SiC MOSFET 柵極驅動電路。因此，由于兩種電路的特性沒有可比性，測試結果和比較僅限于動態(tài)開關。

圖 59 和圖 60 分別顯示了兩種電路的上升和下降 V_GS 波形，以供比較。兩種電路都使用了 1 Ω 的源極和漏極柵極電阻。這些柵極驅動邊緣被顯示為驅動 1.2 kV、SiC MOSFET，V_DS 上顯示 600 V，流過 I_D 的電流為 30 A。NCP51705、V_GS 上升沿在 ?5 V < V_GS < 10 V 時表現(xiàn)為純電阻，然后在 10 V < V_GS < 20 V 時為電容性 RC 充電。這顯示了 NCP51705、6 APK 的源電流與 FOD8384 的 1 APK 源電流的比較情況。NCP51705 的 V_GS 上升時間為 37.5 ns，而 FOD8384 開關在相同測試條件下則為 57.6 ns。同樣，NCP51705 的 V_GS 下降時間為 25.2 ns，而 FOD8384 則為 34.5 ns。

圖 59：V_GS 上升沿比較

圖 60：V_GS 下降沿比較

設計良好的柵極驅動器 IC 包括低源極和漏極阻抗，使得 SiC MOSFET 漏極可以由柵極精確控制。其次，最大限度地降低驅動器輸出阻抗對于允許 SiC MOSFET 達到最高自然 dV/dt 至關重要。SiC MOSFET 的自然 dV/dt 限值與 R_LO + R_GATE + R_GI 成反比。當 R_LO 高于必要值時，SiC MOSFET 的自然 dV/dt 限值降低。這使得器件更容易受到 dV/dt 引起的導通的影響，并限制了通過選擇 R_GATE 可以實現(xiàn)的 dV_DS/dt 控制量。圖 61 所示的 NCP51705 V_DS 波形揭示了改變 RGATE 即可實現(xiàn)的高度 dV_DS/dt 控制。對于 R_GATE = 1 Ω，dV_DS/dt = 72 V/ns。將 R_GATE 從 1 Ω 增加到 15 Ω 會使 dV_DS/dt 從 72 V/ns 降低到 68 V/ns。這表明，如果需要，可以使用高得多的 R_GATE 來逐步降低 dV_DS/dt。

圖 61：NCP51705 V_DS 上升沿，可變柵極電阻

使用 FOD8384 光耦合器柵極驅動器完成了相同的實驗。從圖 62 所示的波形中發(fā)現(xiàn)，R_GATE 從 1 Ω 變成 15 Ω 導致 dV_DS/dt 速率變化超過 2:1。由于 FOD8384 驅動器輸出阻抗更高，dV_DS/dt 控制更受 R_GATE 較小變化的影響。此外，請注意，NCP51705 的 dV_DS/dt 上升相對而言更為線性。

圖 62：FOD8384 V_DS 上升沿，可變柵極電阻

圖 63 所示的波形比較了在 R_GATE = 1 Ω 的情況下，從 ?5 V < V_GS < 20 V 切換相同負載的每個驅動器的 V_DS。dV_DS/dt 速率在 72 V/ns 與 64 V/ns 時表現(xiàn)相當。NCP51705 表現(xiàn)出更好的阻尼和更低振幅的振鈴。

圖 63：V_DS 上升沿比較，1 Ω 柵極電阻

NCP51705 實現(xiàn) dV_DS/dt 控制的另一種方式是通過改變 V_EE 的負振幅電平。這可以通過根據(jù)表 2 配置 VEESET 引腳或使用施加到 V_EE 的外部負 DC 電源來實現(xiàn)。圖 64 中的波形顯示了當 V_EE 在 ?6 V < V_EE < 0 V 之間變化時 dV_DS/dt 的變化。請注意在 0 V < V_GS < 20 V 時低 V_DS 下的強拐點和電容特性。這是因為 SiC MOSFET 的一些剩余柵極電荷沒有完全關斷，并突出了在關斷期間驅動 V_GS 負極的重要性。

圖 64：NCP51705 V_DS 上升沿，可變 V_EE

圖 65 所示的漏極電流測量是使用 Pearson 電流探頭進行的。NCP51705 電流在 dI_D/dt = 3.2 A/ns 時下降，但與 FOD8384 驅動電路相比，表現(xiàn)出的振鈴較少。NCP51705 更快的 dI_D/dt 與圖 60 所示的 V_GS 下降沿波形密切相關。

圖 65：I_D 下降沿比較

雙脈沖測試方法是傳統(tǒng)上用于表征分立功率半導體器件的動態(tài)開關性能的測試程序。由于在導通和關斷期間可以精確控制施加的 V_DS 和初始 I_D，該測量技術已被證明是表征箝位電感開關應用電路中柵極驅動器 IC 性能的可靠方法。

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