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超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)

發(fā)布時(shí)間:2017-06-22 責(zé)任編輯:wenwei

【導(dǎo)讀】該應(yīng)用筆記提出了超低抖動(dòng)時(shí)鐘合成器的一種設(shè)計(jì)思路,其目標(biāo)是產(chǎn)生2GHz時(shí)鐘時(shí),邊沿之間的抖動(dòng)< 100fs。對(duì)于1GHz模擬輸出頻率,所產(chǎn)生的抖動(dòng)信噪比SNR為:-20 × log(2 × π × f × tj) = -64dB。分析和仿真結(jié)果表明,要達(dá)到這一抖動(dòng)指標(biāo),設(shè)計(jì)難度遠(yuǎn)遠(yuǎn)高于預(yù)期。關(guān)于元器件變量和折衷方案的討論為進(jìn)一步的研究提供了線索。
 
設(shè)計(jì)需求
 
時(shí)鐘設(shè)計(jì)的最高頻率為2GHz,然而,一些VCO (壓控振蕩器)和預(yù)分頻器能夠?qū)⑵鋽U(kuò)展到更高頻率,且不同器件能夠擴(kuò)展的范圍也不盡相同。這里介紹的參考設(shè)計(jì)、仿真測(cè)試和結(jié)果只針對(duì)2GHz輸出頻率。
 
一些高速轉(zhuǎn)換器采用時(shí)鐘信號(hào)的兩個(gè)沿作為內(nèi)部定時(shí)。這就要求嚴(yán)格的50%占空比。另外,目標(biāo)輸出驅(qū)動(dòng)能力是10dBm/50Ω,即超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)差分輸出。
 
合成器設(shè)計(jì)基礎(chǔ)
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖1. 傳統(tǒng)鎖相環(huán)
 
最簡(jiǎn)單的設(shè)計(jì)是傳統(tǒng)的鎖相環(huán)電路,如圖1。如上所述,要求嚴(yán)格的50%占空比。因此,VCO工作在目標(biāo)時(shí)鐘的兩倍頻(4GHz),然后通過(guò)2分頻獲得目標(biāo)頻率和占空比。由于分頻器會(huì)引入抖動(dòng),所以將其置于鎖相環(huán)環(huán)路以消除噪聲。
 
環(huán)路濾波器提供對(duì)參考噪聲的低通濾波和VCO噪聲的高通濾波。同時(shí),它也決定了環(huán)路建立時(shí)間。由于這是固定頻率應(yīng)用,環(huán)路建立時(shí)間不存在問(wèn)題;濾波器帶寬可只對(duì)噪聲進(jìn)行優(yōu)化。窄帶濾波器更容易處理參考噪聲,但增加了VCO的噪聲負(fù)擔(dān),寬帶濾波器的效果則相反。
 
雖然我們需要在VCO和參考時(shí)鐘兩者之間進(jìn)行平衡,通過(guò)對(duì)兩者的研究表明,同時(shí)獲得兩者的最佳性能是可能的。超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)抖動(dòng)的相噪指標(biāo)決定了噪聲將有多低。
 
相噪是相對(duì)于載頻的指標(biāo),反比于頻偏(dBc/Hz)。所有相噪的集合就是相噪功率,它用來(lái)和基頻功率相比較。相噪除以基頻功率得到抖動(dòng)。
 
例如,假設(shè)2GHz VCO在10kHz到100kHz內(nèi)具有-110dBc/Hz的SSB (單邊帶)相噪,其帶寬為90kHz,結(jié)果為49.5dB。所以,總噪聲為-60.5dBc。SSB噪聲功率為:
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
 
所以,噪聲電壓有效值為:
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
 
根號(hào)里的系數(shù)2代表包括了兩個(gè)單邊帶¹。
 
其抖動(dòng)為:
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
 
式3只得出了10kHz至100kHz頻偏的抖動(dòng),為了確定整體抖動(dòng),還要考慮其余頻偏。
 
另一種方法是,我們從抖動(dòng)倒推相噪。于是,對(duì)于2GHz時(shí)超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)的抖動(dòng):
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
 
SSB噪聲功率為:
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
 
式5結(jié)果等效于-61dBc的總噪聲功率(SSB)。如果假定相噪在1Hz到10MHz均勻分布,那么,換算成dBc/Hz,得到以下相噪模板(圖2)。
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖2. 相噪模板
 
毫無(wú)疑問(wèn),2GHz下抖動(dòng)超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)是一個(gè)非常不錯(cuò)的相噪值,特別是在10kHz至100kHz范圍內(nèi)。從圖中可以看出,10kHz時(shí)的相噪大約為-114dBc/Hz。但很少有分離²的VCO能夠達(dá)到這一水準(zhǔn),當(dāng)然,集成VCO也很難達(dá)到這一目標(biāo)。UMC (Universal Microwave Corporation)的VCO能夠達(dá)到這一低噪級(jí)別。UMX系列產(chǎn)品的帶寬為500MHz至5GHz,其10kHz相噪可以達(dá)到-112dBc/Hz以下。即使UMX系列中指標(biāo)最差的VCO也滿足我們的要求。
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖3. UMX-806-D16對(duì)應(yīng)于相噪模板的相噪
 
圖3給出了4GHz VCO (UMX-806-D16)最差情況下的相噪和我們的目標(biāo)相噪模板。該VCO在20kHz以下的相噪很高,但通過(guò)設(shè)計(jì)鎖相環(huán)濾波器帶寬可以抑制低頻偏VCO噪聲。假設(shè)沒(méi)有其它因素的影響,可以得到很好的10kHz以上的相噪指標(biāo)。請(qǐng)注意,這些相噪要求來(lái)自2GHz振蕩器。然而,圖3給出的是4GHz振蕩器的曲線,它需要額外的2分頻來(lái)保證50%的占空比。假設(shè)2分頻自身不影響總相噪,將使VCO的相噪降低6dB,整個(gè)曲線平行下移6dB。
 
請(qǐng)注意,參考時(shí)鐘也會(huì)產(chǎn)生噪聲,但多數(shù)分布在環(huán)路濾波器帶寬以下。圖4給出了Crystek®的80MHz晶體壓控振蕩器的伯特圖和目標(biāo)相噪模板。注意,鎖相環(huán)頻率增益將等倍放大參考時(shí)鐘的相噪。因此,對(duì)80MHz晶體和2GHz輸出,其增益為25。結(jié)果,Crystek曲線將上移28dB。該平移意味著參考時(shí)鐘的相噪在1kHz非常高³。然而,相噪模板假定總噪聲功率在頻偏以內(nèi)均勻分布。當(dāng)然,情況不一定是這樣,所以1kHz以外的恒定相噪加上1kHz以內(nèi)的噪聲仍然可以滿足我們的抖動(dòng)指標(biāo)。
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖4. 參考時(shí)鐘的相噪
 
圖4的相噪分析還包括了Vectron恒溫控制振蕩器(OCXO),具有極低相噪。注意,OCXO容易消耗更多功率(達(dá)到瓦特量級(jí))。
 
合成器原理圖
 
圖5是前面討論的參考時(shí)鐘和VCO的完整電路原理圖。PLL采用Fujitsu® MB15E06SR,它集成了4mA電荷泵和最高3GHz的預(yù)分頻器。由于PLL需要編程,所以我們采用了一個(gè)很簡(jiǎn)單的PIC微處理器(PIC18F2455),內(nèi)置USB接口,可以自動(dòng)執(zhí)行編程任務(wù)。該設(shè)計(jì)需要用軟件編程用戶界面,同時(shí)PIC也需要編程。
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖5. 時(shí)鐘合成器原理圖
 
分頻器采用Hittite® HMC361,它可以工作至10GHz,其相噪對(duì)性能影響不大。然而,分頻器的輸出擺幅只有超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)即50Ω時(shí)2dBm。設(shè)計(jì)目標(biāo)是10dBm輸出超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)所以Hittite的輸出不能滿足要求,需要提升電壓。On Semiconductor®或Zarlink®都有類似產(chǎn)品,但它們的輸出擺幅基本和Hittite相同,甚至更差。而且,它們的噪聲指標(biāo)沒(méi)有明確標(biāo)出。
 
一個(gè)簡(jiǎn)單的變壓器可以用來(lái)增大低速時(shí)鐘的擺幅,但高于2GHz、可以實(shí)現(xiàn)4:1放大的變壓器并不常見(jiàn)。另外,這種辦法增加了阻抗設(shè)計(jì)難度。另一種方法是采用有源放大器,可以得到很多帶寬> 10GHz的差分放大器,但還需要進(jìn)一步確定器件的噪聲指標(biāo),以滿足設(shè)計(jì)要求。另一問(wèn)題是放大器是否能夠置于PLL,F(xiàn)ujitsu數(shù)據(jù)資料建議最大預(yù)分頻輸入為2dBm超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
 
仿真結(jié)果
 
ADIsimPLL (由Applied Radio Labs為Analog Devices編寫(xiě))可以用來(lái)分析該電路,它包括多個(gè)UMC的VCO模型。圖6給出了由不帶分頻器的UMC 4GHz VCO和Crystek振蕩器組成的PLL相噪伯特圖。2kHz以下,參考時(shí)鐘的噪聲占主導(dǎo)地位;2kHz以上,鑒相器相噪占主導(dǎo)地位;70kHz以上,VCO噪聲占主導(dǎo)地位。
 
圖6包括了圖2的目標(biāo)噪聲模板(粗黑線)。顯然,總噪聲在50kHz以下超出了模板,這將產(chǎn)生超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)的抖動(dòng)。實(shí)際仿真存在一個(gè)問(wèn)題,即如何解決鑒相器的相噪。它應(yīng)該等于特定器件的噪底(-219dBc/Hz)乘以VCO/PFD頻率,即4000MHz/25MHz,或44dB,平移118dB。還需進(jìn)一步的核查,但即使將PFD (鑒相器)噪聲去除,該結(jié)果仍然不可接受超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)。
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖6. 使用VCO的仿真結(jié)果:4GHz下的相噪
 
除了PFD噪聲,濾波器設(shè)置接近于10kHz時(shí)的VCO噪聲峰值。剩下的主要問(wèn)題是參考時(shí)鐘噪聲,不幸的是,40kHz以上優(yōu)于模板性能不足以消除該噪聲。所以,需要采用其它類型的振蕩器來(lái)滿足相噪要求,例如:OCXO。
 
該設(shè)計(jì)的印刷電路板(PCB)可以適用三種或四種不同的XO引腳排列。圖7給出了采用Vectron OCXO的仿真結(jié)果。即使考慮鑒相器噪聲,最終的抖動(dòng)為超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)該抖動(dòng)留出一定裕量給沒(méi)有考慮的分頻器噪聲(該噪聲應(yīng)該沒(méi)有明顯的負(fù)面影響)和可能需要的放大器。
 
超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)
圖7. 使用Vectron OXCO的仿真結(jié)果:4GHz下的相噪
 
結(jié)論
 
2GHz時(shí)達(dá)到超低抖動(dòng)時(shí)鐘合成器的設(shè)計(jì)挑戰(zhàn)的抖動(dòng)指標(biāo)要比我們預(yù)計(jì)的更難實(shí)現(xiàn)。實(shí)驗(yàn)數(shù)據(jù)表明,利用一些標(biāo)準(zhǔn)的PLL電路可以達(dá)到這一目標(biāo)。關(guān)鍵在于VCO和參考時(shí)鐘的選擇。實(shí)驗(yàn)證明,UMX的VCO具有一流的相噪性能。剩下的兩個(gè)難題是:(1)選擇噪聲足夠低的參考時(shí)鐘;(2)選擇合適的放大器。幸運(yùn)的是,我們有很多器件可供選擇,同樣的電路布局可以適用于不同型號(hào)的引腳排列。放大器的選擇比較困難,需要進(jìn)一步分析以確定是否可以將其置于環(huán)路,還需考慮其噪聲的影響。
 
¹考慮到兩個(gè)單邊帶,文中在噪聲功率開(kāi)根號(hào)之前或之后乘以2??偟脑肼暪β蕿镾SB噪聲功率的2倍,因此總的噪聲電壓應(yīng)當(dāng)?shù)扔赟SB噪聲電壓的√2倍。
 
²指的是單個(gè)元件,而不是模塊。
 
³在1MHz附近具有很高的相位噪聲,但是環(huán)路濾波器有助于衰減該噪聲。
 
本文來(lái)源于Maxim。
 
 
 
 
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