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列車用高速數(shù)字PCB電路板抗干擾設(shè)計

發(fā)布時間:2011-07-15

中心議題:

  • PCB板干擾形成方式
  • 提高PCB線路板抗干擾措施

解決方案:

  • 減小耦合回路
  • 抑制干擾源


1 引言

隨著科學技術(shù)的不斷發(fā)展,列車也向著高速發(fā)展,列車車載系統(tǒng)中逐步采用高速數(shù)字電路。在列車上有許多干擾源,包括各類變壓器、風機、受電弓、空氣壓縮機等產(chǎn)生的電磁干擾,影響著列車內(nèi)高速數(shù)字電路的正常工作。此外,為保證乘車環(huán)境和工作環(huán)境的舒適,車上還配備有空調(diào)、電熱器、通風機等各類電器設(shè)備,他們同樣對外產(chǎn)生著電磁輻射,影響到高速數(shù)字電路的正常工作。因此,在列車上如此復雜的環(huán)境中,如何確保高速數(shù)字信號的可靠,將變得尤為重要。這些問題如果不處理好將導致信號失真,時序錯誤,系統(tǒng)不穩(wěn)定等諸多情況, 會帶來不可估計的損失。

為保證列車通信、控制等系統(tǒng)的正常運行, 設(shè)備的抗干擾設(shè)計與功能設(shè)計同樣重要。在設(shè)計初必須考慮數(shù)字電路干擾的抑制問題, 否則很難達到高速數(shù)字電路抗干擾要求。因此首先應當提高數(shù)字電路板的抗干擾能力及減小電路輻射, 避免在設(shè)計完成之后再去進行電路板的抗干擾的補救措施。

2 干擾形成方式

干擾形成的三個基本方式: 干擾源、耦合途徑、敏感源。下面分別從這幾個方面進行闡述。

2.1 PCB電路板干擾耦合途徑
PCB 電路板上干擾主要有共模干擾和差模干擾。差模干擾是由信號回路產(chǎn)生的,共模干擾是由電纜上的共模電流產(chǎn)生。對于印制電路板主要指其差模干擾,因為其差模干擾的頻率范圍為電路信號所占有的整個頻段,不僅能通過其導線耦合到各敏感源器件,同時電流環(huán)還會耦合進外部產(chǎn)生的各類干擾,影響正常的工作系統(tǒng)。減小差模干擾的主要方法是布線時盡量減短走線長度, 減小信號環(huán)路面積。

2.2 PCB電路板上干擾源產(chǎn)生方式
高速數(shù)字電路各類干擾的主要產(chǎn)生原因是由電源自身固有噪聲頻率及外部線路上各類變化的di/dt、du/dt 產(chǎn)生,由于電路板上存在電源回路、信號回路、高速信號回路及附屬在線路上的各類容性、感性負載,因此當信號產(chǎn)生跳變時都將產(chǎn)生一個尖峰沖擊形成噪聲,而這些噪聲將通過各回路的電流環(huán)沿路傳導,因此應當抑制電源自身的固有噪聲及各種高速數(shù)字跳變引起的噪聲。 抑制電路自身或者各類突變信號產(chǎn)生的噪聲,最好的抑制方式就是去耦和濾波。這樣既減少了自身的噪聲也能夠吸收外部對其的影響,提高自身的抗干擾能力。圖1 簡要說明在各個電路階段所產(chǎn)生的噪聲。

圖1 各個電路階段噪聲的產(chǎn)生

2.3 PCB電路板上的敏感源
對于高速數(shù)字信號敏感源主要是指容易受到外部干擾的對象,例如:A/D、D/A 變換器,邏輯控制器,單片機,晶振,數(shù)字IC,弱信號放大器等。這些器件的穩(wěn)定性直接關(guān)系到電路板的系統(tǒng)工作的穩(wěn)定性和工作精度,因此對于這些敏感源要做好相應的保護, 提高自身的抗干擾能力。

3 提高PCB 線路板抗干擾措施

3.1 減小耦合回路
減小耦合的主要方法是減小信號環(huán)路面積, 其中主要應該解決地線、電源、敏感信號源及板邊的環(huán)路面積。

3.1.1 減小地線、電源耦合回路
地線阻抗是造成線路板上地線噪聲的主要原因, 因此應該盡量減小地線阻抗, 可以采取地平面或網(wǎng)格地。

對于高速數(shù)字電路板應該采用多層板, 以減小環(huán)路面積, 將中間層作為電源或地層, 并且盡量保證電源與地相鄰的層間距盡量小;讓每一信號層都有一對應的地線層, 信號線與其地回路構(gòu)成的環(huán)面積要盡可能小, 環(huán)面積越小, 對外的干擾越少。針對這一特點, 在地平面分割時, 要考慮到地平面與重要信號走線的分布, 防止由于地平面開槽等帶來的問題,信號線不能跨越地平面和電源平面分隔區(qū), 防止形成大的地線回路。同時電源層應該比地線層內(nèi)縮3 m m 左右的距離, 這樣將能夠抑制70% 以上的電源干擾。如圖2 所示。

圖2 電源層比地線層內(nèi)縮示意圖

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3.1.2 減小敏感源信號的耦合回路
對于敏感信號例如: 周期性信號, 如時鐘信號、模擬信號、地址總線的低位信號等產(chǎn)生干擾較強, 也是設(shè)計高速數(shù)字電路的關(guān)鍵所在。印制板上關(guān)鍵信號布線應該按照從高到低的原則走線(排序方式:高到低 :模擬信號-復位信號-I2C- 時鐘信號- 讀寫信號- 高速、射頻信號- 數(shù)據(jù)總線- 地址總線);關(guān)鍵信號布線盡量走內(nèi)層;并要配小電容并聯(lián)進行濾波;信號層只有通過地平面隔離后的兩個層, 才可以平行走線; 信號線應盡可能使其互連線最短; 印制板上高頻連線的元件盡可能靠近走線短; 以減少高頻信號的分布參數(shù)和電磁干擾, 這樣才能夠提高敏感信號源的抗干擾能力。

3.1.3 減小線路板邊緣的耦合回路
印制電路板的板邊處理是否合理, 決定著是否能夠更加有效地抑制信號的對外干擾。為防止高速數(shù)字電路通過板邊對外干擾, 應該嚴格控制其布線位置, 讓其盡量靠近印制板內(nèi)部。高頻等干擾較強信號線不應該走到板的邊緣, 以防止無對應地層耦合回路, 產(chǎn)生信號對外的干擾泄漏, 如圖3 所示:

圖3 線路板邊的耦合回路

3.2 抑制干擾源
抑制干擾源就是盡可能地減小干擾源du/dt、di/dt產(chǎn)生的影響。減小干擾源du/dt 主要通過在干擾源兩端并聯(lián)電容,增加去耦和濾波實現(xiàn)。減小干擾源di/dt 主要通過在干擾源中串聯(lián)電感或增加續(xù)流二極管來實現(xiàn),例如:在繼電器中增加續(xù)流二極管,能夠消除斷開線圈時產(chǎn)生的反電動勢干擾。

3.2.1 增加去耦電容
去耦電容是把輸出信號的干擾作為濾除對象。在芯片附加并聯(lián)去耦電容就可以消除電源自激及抑制電平變化的沖擊,能夠讓電源噪聲及電平變化的沖擊以最短的路徑回流到地線, 增加抗干擾能力。為了很好地抑制噪聲,應盡可能為每一芯片配備去耦電容,并且去耦電容盡量靠近芯片電源和地管腳擺放。去耦電容的取值一般為0.01-0.1uf,可以按照C=1/F,既10MHZ 取0.1uf,100MHZ 取0.01uf,頻率越高,去耦電容取值應該越小。

3.2.2 電路濾波吸收
對于容易產(chǎn)生毛刺的突變信號應該采取相應的濾波形式, 抑制高速信號的突變產(chǎn)生的高頻毛刺。濾波的方法一般采用無源元件電容或電感配合電阻,利用其對電壓、電流的儲能特性達到濾波的目的。常采用RC 濾波電路,當電壓突然升高時,并聯(lián)電容C 能夠儲存能量,而當電壓下降時釋放能量, 從而使負載濾波后電壓比較平滑, 減少高頻噪聲。但為了不影響正常的高頻信號波形,也不能取值太大,盡量使用小電容。根據(jù)電路的總阻抗及高頻信號的帶寬、上升時間、根據(jù)計算及經(jīng)驗得出濾波電容C 的選擇大小參考下表1:系統(tǒng)工作頻率越高使用濾波電容取值應該越小。

表1 各種情況下濾波電容的選取

4 結(jié)束語

高速數(shù)字電路的抗干擾設(shè)計的可靠性對整個電子、電氣設(shè)備的整體性能有著深遠的影響, 任何產(chǎn)品的可靠性應從設(shè)計的源頭抓起, 只有切實把握印制電路的可靠性設(shè)計才能保證產(chǎn)品的可靠性, 真正提升印制板的可靠性能。

通過各類圖示能夠看出按照方法改進后的高速數(shù)字印制電路板能夠減小自身產(chǎn)生的噪聲, 同時提高自身的抗干擾能力。從研發(fā)成本的經(jīng)濟考慮, 在設(shè)計初期考慮電路的抗干擾問題將能夠節(jié)約大量重復設(shè)計費用。此方法在時代電氣公司技術(shù)中心內(nèi)部推廣取得了很好的實踐效果, 提高單板一次性成功概率, 既節(jié)約設(shè)計成本, 也提高了設(shè)計效率。
 

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