中心議題：

• DDR3的簡介、內(nèi)存的工作速度
• DDR2和DDR3的差異以及DDR3測(cè)試的內(nèi)容
• 完整的DDR3測(cè)試項(xiàng)目種類多且涉及到信號(hào)讀寫分離等復(fù)雜的判斷過程
• 手工測(cè)量費(fèi)時(shí)費(fèi)力且難以保證測(cè)量的準(zhǔn)確性

解決方案：

• 力科的QPHY-DDR3自動(dòng)化測(cè)試軟件包解決了手工測(cè)試的問題
• 以圖形化的界面幫助用戶完成從被測(cè)信號(hào)的搭接到最終的測(cè)試報(bào)告生成的完整測(cè)試工作

DDR3簡介
DDR3（double-data-rate three synchronous dynamic random access memory）是應(yīng)用在計(jì)算機(jī)及電子產(chǎn)品領(lǐng)域的一種高帶寬并行數(shù)據(jù)總線。DDR3在DDR2的基礎(chǔ)上繼承發(fā)展而來，其數(shù)據(jù)傳輸速度為DDR2的兩倍。同時(shí)，DDR3標(biāo)準(zhǔn)可以使單顆內(nèi)存芯片的容量更為擴(kuò)大，達(dá)到512Mb至8Gb，從而使采用DDR3芯片的內(nèi)存條容量擴(kuò)大到最高16GB。此外，DDR3的工作電壓降低為1.5V，比采用1.8V的DDR2省電30%左右。說到底，這些指標(biāo)上的提升在技術(shù)上最大的支撐來自于芯片制造工藝的提升，90nm甚至更先進(jìn)的45nm制造工藝使得同樣功能的MOS管可以制造的更小，從而帶來更快、更密、更省電的技術(shù)提升。

DDR3的發(fā)展實(shí)在不能說是順利，雖然在2005年就已經(jīng)有最初的標(biāo)準(zhǔn)發(fā)布并于2007年應(yīng)用于Intel P35 “Bearlake”芯片組上，但并沒有像業(yè)界預(yù)想的那樣很快替代DDR2，這中間還經(jīng)歷了對(duì)SDRAM業(yè)界影響深遠(yuǎn)的金融危機(jī)，不但使DDR3占領(lǐng)市場(chǎng)的速度更加減慢，還使DDR3在技術(shù)上一度走在世界領(lǐng)先地位的內(nèi)存大廠奇夢(mèng)達(dá)倒閉，實(shí)在是讓人惋惜。雖然如此，DDR3現(xiàn)今是并行SDRAM家族中速度最快的成熟標(biāo)準(zhǔn)，JEDEC標(biāo)準(zhǔn)規(guī)定的DDR3最高速度可達(dá)1600MT/s（注，1MT/s即為每秒鐘一百萬次傳輸）。不僅如此，內(nèi)存廠商還可以生產(chǎn)速度高于JEDEC標(biāo)準(zhǔn)的DDR3產(chǎn)品，如速度為2000MT/s的DDR3產(chǎn)品，甚至有報(bào)道稱其最高速度可高達(dá)2500MT/s。

內(nèi)存的工作速度
內(nèi)存技術(shù)從SDR，DDR，DDR2，DDR3一路發(fā)展而來，傳輸速度以指數(shù)遞增，除了晶圓制造工藝的提升因素之外，還因?yàn)椴捎昧薉ouble Data Rate以及Prefetch兩項(xiàng)技術(shù)。實(shí)際上，無論是SDR還是DDR或DDR2、3，內(nèi)存芯片內(nèi)部的核心時(shí)鐘基本上是保持一致的，都是100MHz到200MHz（某些廠商生產(chǎn)的超頻內(nèi)存除外）。DDR即Double Data Rate技術(shù)使數(shù)據(jù)傳輸速度較SDR提升了一倍。如下圖所示，SDR僅在時(shí)鐘的上升沿傳輸數(shù)據(jù)，而DDR在時(shí)鐘信號(hào)上、下沿同時(shí)傳輸數(shù)據(jù)。例如同為133MHz時(shí)鐘，DDR卻可以達(dá)到266Mb/s的數(shù)傳速度。 Double Data Rate技術(shù)使數(shù)據(jù)外傳速度提升了一倍，而芯片內(nèi)部數(shù)據(jù)數(shù)據(jù)傳輸速度的提升則是通過Prefetch技術(shù)實(shí)現(xiàn)的。所謂Prefetch簡單的說就是在一個(gè)內(nèi)核時(shí)鐘周期同時(shí)尋址多個(gè)存儲(chǔ)單元并將這些數(shù)據(jù)以并行的方式統(tǒng)一傳輸?shù)絀O Buffer中，之后以更高的外傳速度將IO Buffer中的數(shù)據(jù)傳輸出去。這個(gè)更高的速度在DDR I上就是通過Double Data Rate實(shí)現(xiàn)的，也正因?yàn)槿绱?，DDR I外部Clock管腳的頻率與芯片內(nèi)部的核心頻率是保持一致的。如下圖所示為DDR I 的Prefetch過程中，在16位的內(nèi)存芯片中一次將2個(gè)16bit數(shù)據(jù)從內(nèi)核傳輸?shù)酵獠縈UX單元，之后分別在Clock信號(hào)的上、下沿分兩次將這2 x 16bit數(shù)據(jù)傳輸給北橋或其他內(nèi)存控制器，整個(gè)過程經(jīng)歷的時(shí)間恰好為一個(gè)內(nèi)核時(shí)鐘周期。 發(fā)展到DDR2，芯片內(nèi)核每次Prefetch 4倍的數(shù)據(jù)至IO Buffer中，為了進(jìn)一步提高外傳速度，芯片的內(nèi)核時(shí)鐘與外部接口時(shí)鐘（即我們平時(shí)接觸到的Clock管腳時(shí)鐘）不再是同一時(shí)鐘，外部Clock時(shí)鐘頻率變?yōu)閮?nèi)核時(shí)鐘的2倍。同理，DDR3每次Prefetch 8倍的數(shù)據(jù)，其芯片Clock頻率為內(nèi)核頻率的4倍，即JEDEC標(biāo)準(zhǔn)（JESD79-3）規(guī)定的400MHz至800MHz，再加上在Clock信號(hào)上、下跳變沿同時(shí)傳輸數(shù)據(jù)，DDR3的數(shù)據(jù)傳輸速率便達(dá)到了800MT/s到1600MT/s。具體到內(nèi)存條速度，我們以PC3-12800為例，其采用的DDR3-1600芯片核心頻率為200MHz，經(jīng)過Prefetch后Clock信號(hào)頻率到達(dá)800MHz，再經(jīng)過Double Data Rate后芯片數(shù)據(jù)傳輸速率為1600 MT/s，內(nèi)存條每次傳輸64比特或者說8字節(jié)數(shù)據(jù)，1600x8便得到12800MB/s的峰值比特率。

下表列出了JEDEC標(biāo)準(zhǔn)（JESD79-3）規(guī)定的DDR3芯片及內(nèi)存條相關(guān)參數(shù)。需要說明的是，如前所述，并不是所有的內(nèi)存產(chǎn)品都完全遵從JEDEC標(biāo)準(zhǔn)，有些廠商會(huì)生產(chǎn)速度更高速的DDR3芯片，一般情況下這些芯片是從芯片檢測(cè)流程中篩選出來的頻率動(dòng)態(tài)范圍更大的芯片，或者是可加壓超頻工作的芯片。
DDR3與DDR2的差異
數(shù)據(jù)傳輸速率的差異是DDR3與DDR2最顯著的區(qū)別，這部分上文已有描述，我們來看看其他方面的不同。

在供電方面，DDR3的工作電壓降低至1.5V，實(shí)際上JEDEC標(biāo)準(zhǔn)規(guī)定1.575V為DDR3的最大安全工作電壓。另外，標(biāo)準(zhǔn)也規(guī)定內(nèi)存條所能經(jīng)受的安全供電電壓必須大于1.975V，當(dāng)然，在這個(gè)電壓下內(nèi)存條可能已經(jīng)不能正常工作但還不至于損壞。

在芯片級(jí)DDR3引入了異步Reset信號(hào)，該信號(hào)主要提供兩方面的功能，其一是可以簡化內(nèi)存芯片上電后的初始化過程，其二是當(dāng)內(nèi)存系統(tǒng)進(jìn)入一旦進(jìn)入未知或不可控狀態(tài)后可以直接Reset而無需掉電重啟。

在接口方面，以普通的Un-Buffer內(nèi)存條為例，DDR3與DDR2均為240個(gè)pin腳，尺寸一致但防呆槽的位置不同，由于工作電壓不同二者在電氣特性上也是互不兼容的。

在系統(tǒng)設(shè)計(jì)方面DDR3與DDR2最大的區(qū)別在于DDR3將時(shí)鐘、地址及控制信號(hào)線的終端電阻從計(jì)算機(jī)主板移至內(nèi)存條上，這樣一來在主板上將不需要任何端接電阻。為了盡可能減小信號(hào)反射，在內(nèi)存條上包括時(shí)鐘線在內(nèi)的所有控制線均采用Fly-by拓?fù)浣Y(jié)構(gòu)。同時(shí)，也是因?yàn)镕ly-by的走線結(jié)構(gòu)致使控制信號(hào)線到達(dá)每顆內(nèi)存顆粒的長度不同從而導(dǎo)致信號(hào)到達(dá)時(shí)間不一致。這種情況將會(huì)影響內(nèi)存的讀寫過程，例如在讀操作時(shí)，由于從內(nèi)存控制器發(fā)出的讀命令傳送到每顆內(nèi)存芯片的時(shí)間點(diǎn)不同，將導(dǎo)致每顆內(nèi)存芯片在不同的時(shí)間向控制器發(fā)送數(shù)據(jù)。為了消除這種影響，需要在對(duì)內(nèi)存進(jìn)行讀寫等操作時(shí)對(duì)時(shí)間做補(bǔ)償，這部分工作將由內(nèi)存控制器完成。DDR3總線的系統(tǒng)框架如下圖所示，其中紅線代表DQ、DM以及差分DQS信號(hào)線，黑線代表時(shí)鐘、地址及控制信號(hào)線，T代表相應(yīng)的端接電阻。 DDR3測(cè)試
JEDEC標(biāo)準(zhǔn)規(guī)定的DDR3測(cè)試主要分為三個(gè)方面，分別為：時(shí)鐘測(cè)試、時(shí)序測(cè)試及電氣性能測(cè)試。其中時(shí)鐘測(cè)試主要測(cè)試時(shí)鐘信號(hào)的周期、上下沿脈寬、周期抖動(dòng)以及連續(xù)n周期累積誤差等指標(biāo)；時(shí)序測(cè)試主要測(cè)試數(shù)據(jù)讀寫時(shí)的建立保持時(shí)間相關(guān)參數(shù)；電氣性能測(cè)試主要測(cè)試信號(hào)完整性相關(guān)指標(biāo)，主要包括各信號(hào)的斜率以及直/交流邏輯高/低電平等指標(biāo)。完整的DDR3測(cè)試項(xiàng)目不但種類繁多并且涉及到信號(hào)讀寫分離等復(fù)雜的判斷過程，手工測(cè)量不但費(fèi)時(shí)費(fèi)力且難以保證測(cè)量的準(zhǔn)確性。針對(duì)于此，力科專門推出了最新的QPHY-DDR3自動(dòng)化測(cè)試軟件包，它將以圖形化的界面幫助用戶完成從被測(cè)信號(hào)的搭接、信號(hào)采集與讀寫分離、自動(dòng)測(cè)試與分析到最終的測(cè)試報(bào)告生成這一系列完整的測(cè)試工作。

結(jié)語
可以預(yù)期的是，DDR3將在未來的兩年內(nèi)加速占領(lǐng)更多的市場(chǎng)份額，Intel的Core i7處理器以及AMD的Phenom II處理器均內(nèi)置內(nèi)存控制器并且支持DDR3，同時(shí)Core i7處理器將不支持DDR2。

參考文獻(xiàn)
1． DDR3 SDRAM Standard JESD79-3D，JEDEC, September 2009