人們在研發(fā)新產(chǎn)品時，往往急于實現(xiàn)產(chǎn)品的功能，于是沿用低頻、低速時的經(jīng)驗，滿足于利用軟件將單片機(jī)、芯片和元器件連接起來，就希望實現(xiàn)產(chǎn)品功能、效能和性能，結(jié)果事與愿違，不僅只是在低水平徘徊，而且延誤了寶貴的時間。

 

其實，隨著集成電路時鐘速率的提高,上升、下降沿速率加快，電源電壓降低以及產(chǎn)品復(fù)雜性和密集度的提高、設(shè)計周期的不斷縮短，沿用低頻、低速時的經(jīng)驗已完全不能實現(xiàn)產(chǎn)品的功能、效能和性能。如果在產(chǎn)品設(shè)計的后期重新設(shè)計，則成本很高。如果延誤日期,損失就更大。

 

因此，“第一時間推出產(chǎn)品”的設(shè)計目標(biāo)，是生死攸關(guān)的競爭需要。要在第一時間實現(xiàn)產(chǎn)品規(guī)定功能、使產(chǎn)品效能得以充分發(fā)揮，并達(dá)到最高性能,就必須做好EMC設(shè)計。為了以最低的成本解決EMC問題,就必須在功能設(shè)計的同時，進(jìn)行EMC設(shè)計，并選用正確的方法。

 

現(xiàn)在，產(chǎn)品設(shè)計的重點已從功能設(shè)計和邏輯設(shè)計，轉(zhuǎn)移到EMC設(shè)計上來了。

 

進(jìn)行電磁兼容設(shè)計的正確方法，應(yīng)做到：標(biāo)本兼治,重在治本。 就是從治理電磁兼容問題的源頭出發(fā)，按重要性為先后，分為若干層次進(jìn)行設(shè)計，并加以綜合分析，進(jìn)行適當(dāng)調(diào)整，直到完善：

 

 

并且在每一層進(jìn)行接地、屏蔽和濾波的綜合設(shè)計和軟件抗騷擾設(shè)計。這就稱為“電磁兼容分層與綜合設(shè)計法”?？梢宰龅诫姶偶嫒菰囼炓淮纬晒?。

 

“電磁兼容分層與綜合設(shè)計法” 是本文作者在2000年5月“全國電磁兼容標(biāo)準(zhǔn)與質(zhì)量認(rèn)證研討會”上，首次提出，至今已十余年。在全國推廣十余年以來， 一批企業(yè)先后走出”測試修改法”導(dǎo)致電磁兼容試驗失敗的“怪圈”，做到在產(chǎn)品設(shè)計之初，就主動進(jìn)行電磁兼容設(shè)計。而且，電磁兼容設(shè)計的投入僅需1％ (國內(nèi)一般為5%至10%)。既降低了成本，又縮短了研發(fā)時間。同時，也使“電磁兼容分層與綜合設(shè)計法”更加充實與完善，得到了全國許多企業(yè)和單位的認(rèn)可。

 

第一層 有源器件的選型和印刷電路板設(shè)計

 

在電磁兼容問題的源頭，根本上解決EMC問題，必須首先做好芯片的選型和印刷電路板設(shè)計。

 

一．有源器件的敏感度特性與發(fā)射特性

 

1. 電磁敏感度特性

 

模擬器件帶內(nèi)敏感度特性取決于靈敏度和帶寬；帶外敏感度特性用帶外抑制特性表示。

 

邏輯器件帶內(nèi)敏感度特性取決于噪聲容限或噪聲抗擾度，帶外敏感度特性也是用帶外抑制特性表示。

 

2.電磁發(fā)射特性

 

邏輯器件是一種騷擾發(fā)射較強(qiáng)的最常見的寬帶騷擾源。時鐘波形的上升時間tr 越短，對應(yīng)邏輯脈沖所占帶寬越寬

BW=1/ptr 

 

此帶寬也是最高頻率分量。實際輻射頻率范圍可能達(dá)到BW的十倍以上。通過器件手冊可以查出tr的典型值。

 

人們普遍認(rèn)為：在PCB設(shè)計中,需要考慮的關(guān)鍵問題是時鐘頻率，其實,時鐘波形的上升時間tr才是最關(guān)鍵的因素。上升時間tr定義為從波形的10%處上升到90%處所需要的時間。如果在互連線的一端輸入方波，要求在另一端也得到方波，則該互連線不僅必須能傳輸方波的基波，還必須能傳輸全部高次諧波，至少為15次諧波。這就是說，PCB的時鐘頻率并不重要，上升時間tr和需要重新產(chǎn)生的諧波才是最重要的。描述這個要求的詞語就是帶寬BW，也即最高頻率分量。

 

3. △I 噪聲電流、瞬態(tài)負(fù)載電流IL的產(chǎn)生和危害

 

當(dāng)數(shù)字集成電路在加電工作時，它內(nèi)部的門電路將會發(fā)生 “0”和“1”的變換，即開關(guān)狀態(tài)。在變換的過程中，該門電路中的晶體管將發(fā)生導(dǎo)通和截止?fàn)顟B(tài)的轉(zhuǎn)換，會有瞬間變化電流-浪涌電流di/dt從所接電源流入門電路，或從門電路流入地線，這個變化電流就是△I噪聲的初始源，稱△I噪聲電流。如圖1所示。

 

圖1 △I噪聲電流

 

設(shè)驅(qū)動線對地電容與驅(qū)動門輸入電容之和為負(fù)載電容 Cs，平時被充電，其值為電源電壓。驅(qū)動門由高電位翻轉(zhuǎn)為低電位時Cs放電，放電電流稱為瞬態(tài)負(fù)載電流：

 

IL = Cs×dv/dt

 

瞬態(tài)負(fù)載電流IL與△I噪聲電流復(fù)合后，會產(chǎn)生更強(qiáng)的電磁騷擾發(fā)射。是阻礙實現(xiàn)產(chǎn)品規(guī)定功能、使產(chǎn)品效能得不到充分發(fā)揮的主要原因.由于PCB上，信號線、電源線和地線等都存在一定的引線電感L，瞬態(tài)負(fù)載電流IL與△I噪聲電流復(fù)合后產(chǎn)生的瞬間變化電流di/dt，將通過引線電感L的感抗引起尖峰電壓

 

V= - Ldi/dt

 

即△I噪聲電壓，稱為同步開關(guān)噪聲(Simultaneous Switch Noise SSN)，如圖2所示，會引發(fā)地電位和電源電壓的波動(Ground/Power Bounce)，產(chǎn)生電磁騷擾發(fā)射。所以，引線電感L是產(chǎn)生傳導(dǎo)騷擾和輻射騷擾的根源之一。

 

圖2 尖峰電壓

 

電磁騷擾發(fā)射的另一根源為等效電壓源的源阻抗，也即電源分配系統(tǒng)輸入阻抗Z，系統(tǒng)要求尖峰電壓應(yīng)在正常電源電壓的±2.5%至±5%以內(nèi)。等效于源阻抗Z要足夠低

 

V= Z×ΔI 

 

不論ΔI如何變化，都可保持V變化很小。這可通過安裝去耦電容達(dá)到。 

 

理想電源的源阻抗Z為零，電源平面上任何一點電位保持恒定。 

 

4.掌握IC設(shè)計和封裝特性抑制EMI

 

IC封裝也是產(chǎn)生電磁騷擾的原因之一。 IC封裝包括芯片，內(nèi)部PCB以及焊盤。直接影響IC封裝的電容和電感。

 

芯片是作為系統(tǒng)的一部分而存在的，硅芯片必須采用某種封裝，然后焊接到PCB板上。 這一互連鏈，即芯片通過封裝連接到PCB板上，本身就是一個復(fù)雜系統(tǒng)。

 

應(yīng)將芯片設(shè)計、封裝和印刷電路板作為一個系統(tǒng)來考慮。以保證最后組裝和加電后能得到所期望的結(jié)果。最好的方法是，對所有這些進(jìn)行并行設(shè)計、分析和驗證。 

 

封裝是指安裝半導(dǎo)體集成電路芯片用的外殼,它不僅起著安放，固定，密封，保護(hù)芯片和增強(qiáng)電熱性能的作用，而且還是溝通芯片內(nèi)部世界與外部電路的橋梁--芯片上的接點用導(dǎo)線連接到封裝外殼的引腳上，這些引腳又通過印制板上的導(dǎo)線與其它器件建立連接。衡量一個芯片封裝技術(shù)先進(jìn)與否的重要指標(biāo)是芯片面積與封裝面積之比，這個比值越接近1越好，引線電感越小。封裝技術(shù)已經(jīng)歷了好幾代的變遷：

 

1）通孔插入式封裝(Through-hole Package)

 

DIP(Dual In-line Package) 雙列直插式封裝：上世紀(jì) 70年代的封裝，最大引腳數(shù)64條。其芯片面積/封裝面積為1:8.6，離1相差很遠(yuǎn)，說明封裝效率很低，引線很長，引線電感很大； 

 

PGA(Pin Grid Array)針柵陣列式封裝，引腳中心距為2.54mm，引腳數(shù)為64-447。表面安裝式PGA引腳中心距為1.27mm，引腳數(shù)為250-528，引線電感很大；

 

2）表面安裝式封裝（Surface Mounted Package ）

 

上世紀(jì)80年代出現(xiàn)了芯片載體封裝,有陶瓷無引線芯片載體封裝LCCC,塑料有引線芯片載體封裝PLCC，小尺寸封裝SOP(Small Outline Package)，塑料四邊引出扁平封裝PQFP。芯片面積/封裝面積為1:7.8，引線電感仍很大；

 

3）BGA封裝與CSP封裝

 

上世紀(jì)90年代隨著集成技術(shù)的進(jìn)步和深亞微米技術(shù)的使用，LSI，VLSI，ULSI相繼出現(xiàn)，芯片集成度不斷提高，對封裝要求更加嚴(yán)格，I/O引腳數(shù)急劇增加，功耗也隨之增大。為滿足發(fā)展的需要，在原有封裝品種基礎(chǔ)上，又增添了新的品種--球柵陣列封裝簡稱BGA(Ball Grid Array Package)。成為CPU南北橋等VLSI芯片的高密度，高性能，多功能及高I/O引腳封裝的最佳選擇。芯片面積/封裝面積為1:4，引線電感有所減??；1994年9月誕生了一種新的封裝形式命名為芯片尺封裝，CSP(Chip Size Package或ChipScale Package)，芯片面積/封裝面積為1:1.1。也就是說，單個芯片有多大，封裝尺寸就有多大，引線電感大大減??；

 

４）裸芯片組裝 

 

隨著組裝密度和IC的集成度的不斷提高，為適應(yīng)這種趨勢，IC的裸芯片組裝形式應(yīng)運(yùn)而生，并得到廣泛應(yīng)用。它是從已完工的晶圓(Water)上切下的芯片，不按傳統(tǒng)之 IC 先行封裝成體，而將芯片直接組裝在電路板上，謂之 Bare Chip Assembly。早期的 COB (Chip on Board)做法就是裸芯片的具體使用，不過 COB 是將芯片的背面黏貼在板子上，再行引線及膠封。而新一代的 Bare Chip 卻連引線也省掉，是以芯片正面的各電極點，直接反扣熔焊在板面各配合點上( Flip Chip)?；蛞孕酒耐箟K扣接在載帶自動鍵合(TAB)的內(nèi)腳上，再以其外腳連接在 PCB 上。此二種新式組裝法皆稱為 裸芯片組裝，寄生 C,L小.并且可節(jié)省整體成本約 30% 左右；

 

5）載帶自動鍵合(TAB):多接腳大型芯片組裝:裸芯片貼裝技術(shù)之一 

 

載帶基材為聚酰亞胺薄膜，表面覆蓋上銅箔后，用化學(xué)法腐蝕出精細(xì)的引線圖形。芯片在引出點上鍍Au、Cu或Sn/Pn合金，形成高度為20-30mm的凸點電極。組裝方法是將芯片粘貼在載帶上，將凸點電極與載帶的引線連接，然后用樹脂封裝。它適用于大批量自動化生產(chǎn)。TAB的引線間距可較QFP進(jìn)一步縮小至0.2mm或更短。

 

6）系統(tǒng)芯片（SoC） 

 

SoC就是將系統(tǒng)的全部功能模塊集成到單一半導(dǎo)體芯片上. 將一片SoC與現(xiàn)在的板卡相比，其中可能含有的功能模塊有：CPU、RAM、ROM、DSP、無線模塊、模擬和數(shù)字模塊、網(wǎng)絡(luò)模塊、硬核等。

 

嵌入式片上系統(tǒng)將整個嵌入式系統(tǒng)集成到一塊芯片中，應(yīng)用系統(tǒng)的電路板變得簡潔，減小體積和功耗，提高了可靠性。而且，通過改變內(nèi)部工作電壓，降低芯片功耗；減少芯片對外引腳數(shù)，簡化制造過程；減少外圍驅(qū)動接口單元與電路板之間的信號傳遞，加快數(shù)據(jù)處理速度；內(nèi)嵌線路可避免外部電路板在信號傳遞時所造成的騷擾。

 

單芯片嵌入式微控制器（MicroController Unit,MCU）俗稱單片機(jī)，將整個嵌入式微計算機(jī)系統(tǒng)集成到一塊芯片中，從而使功耗和成本下降，可靠性提高。

 

IC產(chǎn)業(yè)技術(shù)發(fā)展經(jīng)歷了電路集成、功能集成、技術(shù)集成，直到今天基于計算機(jī)軟硬件的知識集成，其目標(biāo)就是將電子產(chǎn)品系統(tǒng)電路不斷集成到芯片中去，力圖吞噬整個產(chǎn)品系統(tǒng)。單芯片的嵌入式系統(tǒng)的出現(xiàn)，以單個芯片實現(xiàn)的產(chǎn)品系統(tǒng)不僅僅限于硬件系統(tǒng)，而是一個帶有柔性性能的軟、硬件集合體的電子系統(tǒng)。SoC是微電子領(lǐng)域IC設(shè)計的最終目標(biāo).

 

二．印刷電路板設(shè)計

 

隨著信息寬帶化和高速化的發(fā)展，要求信號的傳輸和處理的速度越來越快。已經(jīng)成為PCB設(shè)計必須關(guān)心的問題之一。PCB已不僅僅是支撐電子元器件的平臺，簡簡單單在基材上布上金屬導(dǎo)線，由于存在引線電感，并不能能實現(xiàn)互連。PCB已成為功能元件，成為高性能的系統(tǒng)結(jié)構(gòu)。從而使得PCB設(shè)計成為產(chǎn)品設(shè)計能否成功的關(guān)鍵因素。

 

印制電路板EMC設(shè)計是產(chǎn)品EMC設(shè)計的基礎(chǔ).整機(jī)輻射發(fā)射超標(biāo)，輻射敏感度不達(dá)標(biāo)，大多是由于PCB引起的。

 

在PCB設(shè)計階段處理好EMC問題，是使產(chǎn)品實現(xiàn)電磁兼容最有效，成本最低的手段。

 

1. 電磁騷擾發(fā)射的抑制方法之一:PCB布線及布局基本原則

 

電流必須在一個回路中流動。每個信號都有一個回流來構(gòu)成回路。直流和低頻時，回路電流總是從電阻最小的路徑上通過；而高頻時，回流總是從阻抗最小的路徑上通過。

 

兩根導(dǎo)線分別流過大小相等方向相反的信號電流和它的回流電流，它們的磁場也是大小相等方向相反，如果兩根導(dǎo)線距離非常近，磁場即差模EMI輻射將完全抵消。所以基本原則是：如果要把差模EMI輻射減小到最小，信號線應(yīng)盡量靠近與它構(gòu)成回路的回流線，即必須把回路面積減少到最小。

 

精心的走線設(shè)計可以在很大程度上減少走線阻抗造成的騷擾，而抑制電磁騷擾發(fā)射。當(dāng)頻率超過數(shù)kHz時，導(dǎo)線的阻抗主要由導(dǎo)線的電感決定，細(xì)而長的回路導(dǎo)線呈現(xiàn)高電感(典型lOnH/cm),其阻抗隨頻率增加而增加。如果設(shè)計處理不當(dāng)，將引起共阻抗耦合。

 

兩根電流方向相反的平行導(dǎo)線，由于互感作用，能夠有效地減少電感，總自感可表示為：

 

L = L1 +L2 - 2M 

 

式中, L1、L2分別為導(dǎo)線1和導(dǎo)線2的自感，M為互感

 

M=L1/[1+(a/h)2] 

 

式中，a—間距, h—離地面距離。當(dāng)：L1 = L2，則：

 

L =2 (L1- M) 

 

當(dāng)：a = 0

 

M = L1

 

，則 L = 0。

 

由此可以得到布線基本原則，即環(huán)路面積為零。例如，多層板層間距離很小，4層板為0.15mm,而28層板為0.05mm能真正做到環(huán)路面積為零，總自感為零，如圖3所示。

 

圖3 布線基本原則：環(huán)路面積為零

 

在印制板布局時，應(yīng)先進(jìn)行物理分區(qū)和電氣分區(qū),確定元器件在板上的位置，然后布置地線、電源線，再安排高速信號線，最后考慮低速信號線。

 

布局時,首先作好不兼容分割，元器件的位置應(yīng)按電源電壓、數(shù)字及模擬電路、速度快慢、電流大小等進(jìn)行分組，以免相互騷擾。根據(jù)元器件的位置可以確定印制板連接器各個引腳的安排。所有連接器應(yīng)安排在印制板的一側(cè)，盡量避免從兩側(cè)引出電纜，減少共模輻射。其次,在安裝,受力,受熱和美觀等方面應(yīng)滿足要求。

 

（1）電源線

 

在考慮安全條件下，電源線應(yīng)盡可能靠近地線， 以減小差模輻射的環(huán)面積，也有助于減小電路的交擾。對于單一電源供電的PCB，一個電源平面足夠了；對于多種電源，若互不交錯，可考慮采取電源層分割,用作參考面時，需加縫補(bǔ)電容；對于電源互相交錯（尤其多種電源供電，且互相交錯的IC）的單板，則必須考慮采用2個或以上的電源平面。

 

（2）時鐘線、信號線和地線的位置

 

時鐘線、信號線與地平面相鄰或與地線距離較近，形成的環(huán)路面積盡量小。必要時，兩側(cè)加地線護(hù)送。

 

（3）按邏輯速度分割

 

當(dāng)需要在電路板上布置快速、中速和低速邏輯電路時，高速的器件（快邏輯、時鐘振蕩器等)應(yīng)安放在緊靠邊緣連接器范圍內(nèi),而低速邏輯和存儲器,應(yīng)安放在遠(yuǎn)離連接器范圍內(nèi)。這樣對共阻抗耦合、輻射和交擾的減小都是有利的。

 

（4）避免印制電路板導(dǎo)線特性阻抗的不連續(xù)性，保證特性阻抗連續(xù)，必須做到跡線寬度不要突變、導(dǎo)線不要突然拐角，同層的佈線的寬度必須連續(xù)，不同層的走線阻抗也必須連續(xù)。

 

（5）檢查信號線的長度和信號的頻率是否構(gòu)成諧振，即當(dāng)佈線長度為信號波長1／4的時候的整數(shù)倍時，此佈線將產(chǎn)生諧振，而諧振就會輻射電磁波，產(chǎn)生騷擾。

 

2. 高速數(shù)字電路設(shè)計

 

在電子系統(tǒng)中，需要各種長度的走線。在這些走線上，信號從線的始端傳輸?shù)浇K端，需要一定時間。也就是說，信號存在延時。這種延時，在低速系統(tǒng)中可以忽略；但在高速系統(tǒng)中，則不能被忽略。高速PCB設(shè)計還需考慮當(dāng)信號在導(dǎo)線上傳輸時，如果傳輸線與始端阻抗或終端阻抗不匹配，將會出現(xiàn)電磁波反射現(xiàn)象，使信號失真，產(chǎn)生干擾脈沖，影響系統(tǒng)運(yùn)行。

 

所謂高速PCB，是從數(shù)字電路的角度說的，而對于模擬電路的PCB，則是高頻問題。高速指的是信號的邊緣速率高，而不一定是時鐘頻率高，可以這么說：時鐘頻率低的PCB，不一定不是高速PCB，而時鐘頻率高的PCB，則一定也是高速PCB。一旦把所設(shè)計的PCB當(dāng)作高速PCB來設(shè)計后，就需要考慮高速信號的傳輸、端接、串?dāng)_等問題，如果不這樣考慮，不進(jìn)行高速信號的完整性設(shè)計，PCB的工作可靠性可能就不能保證，甚至無法正常工作。而對于普通PCB，不去考慮高速的影響，則沒有關(guān)系。

 

信號完整性（Signal Integrity，簡稱SI）是指在信號線上的信號質(zhì)量及信號定時的準(zhǔn)確性。即在要求的時間內(nèi)，信號能以要求的時序、持續(xù)時間和電壓幅度作出響應(yīng)，不失真的從源端傳送到接收端，則該信號是完整的。所以，信號完整性分析是以電壓波形為主的分析。 

 

時序是高速系統(tǒng)的核心問題。如果定時不準(zhǔn)確，則不能得到準(zhǔn)確的邏輯。信號傳輸時，任何發(fā)生在驅(qū)動端，互連線或接收端的延時或波形畸變都會導(dǎo)致傳輸失敗。

 

破壞信號完整性的原因有：所使用的芯片切換速度過快；端接元件布設(shè)不合理、電路互連不合理以及傳輸線、過孔等引起的阻抗不連續(xù)；線距過小引起的串?dāng)_以及尖峰電壓等都會引起信號完整性問題。信號完整性問題包括反射、串?dāng)_、過沖、振蕩、時延和電磁騷擾發(fā)射等。信號完整性分析的目標(biāo)是保證可靠的高速數(shù)據(jù)傳輸.高速數(shù)字系統(tǒng)設(shè)計成功的關(guān)鍵在于保持信號的完整性。從廣義上講，信號完整性問題指的是在高速產(chǎn)品中，互連線引起的所有問題。它主要研究互連線與數(shù)字信號電壓電流波形相互作用時，如何影響產(chǎn)品性能。信號完整性問題包括：

 

 

為了實現(xiàn)信號完整性，必須縮短 S 并進(jìn)行阻抗匹配，阻抗匹配方法有：串聯(lián)電阻、并聯(lián)電阻、戴維南網(wǎng)絡(luò)、RC網(wǎng)絡(luò)、二極管陣等。

 

 

1.接地是指將一個電路、設(shè)備、分系統(tǒng)與參考地連接，目的在于提供一個等電位點或面。接地必須有接地導(dǎo)體和參考地才能完成。

 

2.參考地的含義是廣泛的，可以是大地，也可以是起大地作用的,有足夠面積的導(dǎo)體。如飛機(jī)或船舶的殼體，機(jī)柜的柜體等。理想的參考地是一個零電位、零阻抗的物理體。能為電路或系統(tǒng)提供基準(zhǔn)電位；能抑制產(chǎn)品內(nèi)部產(chǎn)生的電磁騷擾以及外部進(jìn)入產(chǎn)品的電磁騷擾；并能為電流流回源提供一條低阻抗路徑。 

 

3接地是一個系統(tǒng)概念。電流幅值和頻率是兩項關(guān)鍵因素。對接地分類是為了選擇接地體及其連接方式。

 

 

參考地任務(wù)之一是為EMI電流提供一個受控抑制通道。關(guān)鍵是在極寬的頻率范圍內(nèi)保持低阻抗。

 

防雷地是提供一條將雷電電流通入大地的受控通道。關(guān)鍵是同時維持低電阻和低電感，并且提供充分的瞬態(tài)電流容量。

 

安全地(保護(hù)地 )主要是為了保護(hù)人身安全。通常將金屬殼體接地，出現(xiàn)故障時確保故障電流流入大地。

 

電源地的主要問題是維持低阻抗，并提供足夠的電流容量。

 

信號地（回流地）為信號提供一個回流通道

 

 

1.懸浮地

 

信號電平較大或接近時，該模塊應(yīng)接系統(tǒng)地,信號電平較小或相差大時，低電平信號模塊應(yīng)接懸浮地。

 

設(shè)備懸浮地設(shè)備的地線在電氣上與參考地及其他導(dǎo)體相絕緣

 

單元電路懸浮地單元電路信號地與參考地及機(jī)箱絕緣

 

懸浮地容易產(chǎn)生靜電積累和靜電放電。易遭雷擊和其他瞬態(tài)騷擾。通常在懸浮地與參考地之間接進(jìn)一個阻值很大的電阻以消除靜電積累。

 

2. 單點接地（f<1MHz)

 

并聯(lián)單點接地：每個電路模塊都接到一個單點地上，每個單元在同一點與參考點相連。

 

多級電路的串聯(lián)單點接地：接地點應(yīng)選在低電平電路的輸入端，使其最接近參考地。若把接地點移到高電平端，則 輸入級的地對參考地的電位差最大，是不穩(wěn)定的。

 

3. 多點接地（f >10MHz)

 

設(shè)備中的電路都就近以機(jī)殼為參考點，而所有機(jī)殼又以地為參考，使接地引線長度最短。在多點接地的情況下，要注意地環(huán)路問題。信號頻率在1-10MHz之間，當(dāng)?shù)鼐€長度不超過l /20時，可以采用單點接地，否則就要多點接地。當(dāng)?shù)鼐€長度可以與l/4相比擬時，成為終端短路的l/4傳輸線，等效為開路，阻抗增大。

 

4. 混合接地

 

使用電抗元件使接地系統(tǒng)在低頻和高頻時呈現(xiàn)不同特性。

 

電子設(shè)備的混合接地把設(shè)備的地線分成兩類：電源地與信號地。設(shè)備中各部分電源地線都接到電源總地線上與信號總地線匯集到公共參考地。

 

 

1.地線阻抗是導(dǎo)致地線騷擾的根本原因

 

理想地線應(yīng)是一個零電位、零阻抗的物理實體。但實際的地線本身既有電阻分量又有電抗分量，當(dāng)有電流通過該地線時，就要產(chǎn)生電壓降。地線會與其他連線（信號、電源線等）構(gòu)成回路，當(dāng)時變電磁場耦合到該回路時，就在地回路中產(chǎn)生感應(yīng)電動勢，并由地回路耦合到負(fù)載，構(gòu)成潛在的EMI威脅。 

 

傳輸線輸入阻抗

 

Zin(x)=Zc(ZL+jZctgβx)/(Zc+jZLtgβx)

 

式中，β=2π/λ=ω（LC）1/2, 

 

當(dāng) ZL=0

 

∣Zin(x)∣=∣jZctgβx∣=Zctg(ωx（LC）1/2)

 

當(dāng) x=λ/4

 

∣Zin(x)∣=Zctg[ω(λ/4)（LC）1/2]=Zctg(π/2)=∞

 

這時,接地線實際上開路,反而成為向外輻射的天線

 

2地線長度

 

地線長度應(yīng)為: ≤l/20 應(yīng)當(dāng)短而粗。

 

 

產(chǎn)品電磁兼容設(shè)計應(yīng)做到標(biāo)本兼治。產(chǎn)品與外界的連接界面,如圖4所示。包括機(jī)殼端口，電源線端口，地線端口，信號線端口和控制線端口等。需要做好結(jié)構(gòu)/屏蔽設(shè)計，濾波設(shè)計和瞬態(tài)騷擾抑制設(shè)計等。

 

圖4產(chǎn)品與外界的連接界面

 

 

對單一零件來說，結(jié)構(gòu)即零件的材料和形狀。材料包含零件的內(nèi)在結(jié)構(gòu)；形狀體現(xiàn)零件外在特征。

 

對兩個和兩個以上零件來說，還包括他們間的連接方式，“連接”即零件間的裝配方法。

 

對整機(jī)來說，還要考慮零部件的布局。

 

結(jié)構(gòu)設(shè)計通過設(shè)想和計算，用工程圖紙或參數(shù)化電子文檔表達(dá)出來，提交制造，實現(xiàn)產(chǎn)品生產(chǎn)。包括整機(jī)造型、布局、零部件連接、材料和標(biāo)準(zhǔn)件及通用件選擇等。

 

電子產(chǎn)品結(jié)構(gòu)與純機(jī)械結(jié)構(gòu)的不同之處在于還要考慮結(jié)構(gòu)的電磁兼容性。

 

屏蔽技術(shù)用來抑制10kHz以上電磁騷擾沿空間的傳播，即切斷輻射騷擾的耦合途徑。

 

一．屏蔽效能的概念

 

用于電磁兼容目的的屏蔽體,通常能將電磁騷擾的強(qiáng)度衰減到原來的百分之一至百萬分之一以上.為了方便起見,屏蔽體的性能以屏蔽效能SE或SH（dB）表示。定義為： SE=20lg(E1/E2)（dB） 

 

SH=20lg(H1/H2)（dB） 

 

式中，E1、H1分別為未屏蔽時測得的電場強(qiáng)度和磁場強(qiáng)度， E2、H2分別為屏蔽后測得的電場強(qiáng)度和磁場強(qiáng)度。

 

屏蔽體的總體屏蔽效能是由屏蔽體中最薄弱的環(huán)節(jié)決定的。要使屏蔽體的屏蔽效能達(dá)到某一個值，屏蔽體上所有部位都要達(dá)到這個值，即各部位屏蔽效能的匹配是十分重要的。

 

屏蔽體中最薄弱的環(huán)節(jié)是各種縫隙和孔洞。

 

實現(xiàn)屏蔽，首先要做好“電磁兼容分層與綜合設(shè)計法”的第一和第二層，將電磁發(fā)射降至最低，將抗擾能力提至最高。然后利用殼體切斷EMI輻射。

 

但是，用這個定義只能測試屏蔽體的屏蔽效能，而無法確定應(yīng)該使用什么材料制造屏蔽體。要確定應(yīng)該使用什么材料制造屏蔽體，需要知道材料的屏蔽效能與材料的什么參數(shù)有關(guān)。

 

1 實心材料屏蔽效能的計算

 

實心屏蔽把屏蔽體看成一個結(jié)構(gòu)上完整、電氣上連續(xù)均勻的無限大平板或全封閉殼體，上面不存在任何孔洞、縫隙等電氣不連續(xù)點。實心屏蔽理論反映了屏蔽材料在“實心”條件下所能達(dá)到的“理想屏蔽效能”，僅對屏蔽材料的研發(fā)和選用起指導(dǎo)作用。實心材料屏蔽效能的計算如圖5所示。

 

電磁波入射到無限大的平板型屏蔽體時，一部分能量被反射，稱反射損耗，記為R1；透射波在金屬板內(nèi)傳播時被衰減，稱吸收損耗，記為A.電磁波到達(dá)屏蔽體另一側(cè)時，又被反射記為R2，僅有小部分能量透射進(jìn)入被屏蔽空間。被反射的能量又被衰減和反射，循環(huán)往復(fù)，直至能量全部被衰減和透射。這種多次反射的現(xiàn)象，稱多次反射修正系數(shù)，記為B,量值小于1.

 

采用銀、銅、鋁、鎳等良導(dǎo)體制作的接地屏蔽體,可對電場和高頻磁場進(jìn)行屏蔽;當(dāng)厚度小、頻率低時，鋼的屏蔽效能比銅低；當(dāng)厚度大、頻率高時，鋼的屏蔽效能比銅高；當(dāng)厚度在0.67mm以上，鋼的屏蔽效能比銅高。對于近場電場屏蔽，則以銅為宜。

 

對于f<100kHz的低頻磁場,則用高導(dǎo)磁材料進(jìn)行屏蔽,如工業(yè)純鐵,鐵硅合金(硅鋼,電工鋼等),鐵鎳軟磁合金,坡莫合金(79℅鎳,21℅鐵),非晶態(tài)軟磁合金材料(具有高強(qiáng)度,高硬度,高延展性,耐腐蝕性),μ金屬,鐵氧體材料等。

 

圖5 實心材料屏蔽效能的計算

 

2 屏蔽方案的級別：級別越低,越容易實現(xiàn)高屏蔽效能。

 

單板屏蔽及單板局部屏蔽：約20dB/1GHz

 

模塊屏蔽：將輻射騷擾大或抗騷擾能力差的模塊，單獨安裝在屏蔽盒中。不但容易實現(xiàn)，成本低，而且可以減弱模塊之間的相互騷擾，實現(xiàn)產(chǎn)品內(nèi)部模塊之間的電磁兼容。約20dB/1GHz

 

插箱、子架屏蔽： 約20dB/1GHz

 

機(jī)柜屏蔽： 約15dB/1GHz

 

圖6為拼裝機(jī)柜的屏蔽效能，30-230MHz：20dB；230-1000MHz：10dB

 

圖6 拼裝機(jī)柜的屏蔽效能

 

二．實際屏蔽體的問題

 

實際屏蔽體上有許多電磁泄漏源，例如：不同部分結(jié)合處的縫隙、通風(fēng)口、顯示窗、按鍵、指示燈、電纜線、電源線等，如圖7所示。

 

圖7 實際屏蔽體上的電磁泄漏源

 

1 縫隙屏蔽

 

:當(dāng)縫隙的長度接近波長的一半時，電磁波就會泄漏出去。這種類型的電磁泄漏源就是狹縫天線?？p隙尺寸接近半波長的整數(shù)倍時，電磁泄漏最大。所以,高頻時特別應(yīng)做好孔縫屏蔽，要求縫長或孔徑小于l/100。整個接合處必須維持電氣連續(xù)性,以避免狹縫天線的形成。 最少要在每l/6 之處有配接表面間的電接觸－緊固點直接連接（包括螺釘?鉚釘點焊?鎖扣等）。永久性接縫,采用焊接工藝。非永久性配合面形成的接縫采用導(dǎo)電襯墊.均可達(dá)20dB/1GHz?！　　　　　　　　?/div>