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使用∑-Δ ADC構建低功耗精密信號鏈應用最重要的時序因素有哪些？

發(fā)布時間：2024-11-28 來源：ADI公司責任編輯：lina

【導讀】"時間至關重要"——這個古老的慣用語可以應用于任何領域，但當應用于現實世界信號的采樣時，它是我們工程學科的支柱。當嘗試降低功耗、實現時序目標并滿足性能要求時，必須考慮測量信號鏈選擇何種ADC架構類型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構，系統(tǒng)設計人員便可創(chuàng)建所需的電路以獲得必要的系統(tǒng)性能。此時，設計人員需要考慮其低功耗精密信號鏈的最重要時序因素。

"時間至關重要"——這個古老的慣用語可以應用于任何領域，但當應用于現實世界信號的采樣時，它是我們工程學科的支柱。當嘗試降低功耗、實現時序目標并滿足性能要求時，必須考慮測量信號鏈選擇何種ADC架構類型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構，系統(tǒng)設計人員便可創(chuàng)建所需的電路以獲得必要的系統(tǒng)性能。此時，設計人員需要考慮其低功耗精密信號鏈的最重要時序因素。

使用∑-Δ ADC構建低功耗精密信號鏈應用最重要的時序因素有哪些？

圖1. 信號鏈時序考量

需要高速度：低功耗信號鏈選擇SAR型還是∑-Δ型？

我們將重點關注測量帶寬低于10 kHz的精密低功耗測量和信號（例如溫度、壓力和流量），不過本文涉及的很多主題也可應用于帶寬更寬的測量系統(tǒng)。

過去，當探索低功耗系統(tǒng)時，設計人員會選擇∑-Δ ADC來實現對緩慢移動信號的較高精度測量。SAR被認為更適用于需要轉換較多通道的高速測量，但新型SAR（如 AD4630-24 ）正在進入傳統(tǒng)上使用∑-Δ ADC的高精度領域，因此以上說法并不是硬性規(guī)定。關于ADC架構的實際例子，我們來看兩款低功耗產品并考慮與ADC信號鏈架構相關的時序：AD4130-8 ∑-Δ ADC和 AD4696 SAR ADC，如表1所示。

表1. 超低功耗ADC

使用∑-Δ ADC構建低功耗精密信號鏈應用最重要的時序因素有哪些？

采樣頻率抑或輸出數據速率？

SAR轉換器對輸入進行采樣，在已知時間點捕獲信號電平。初始采樣（和保持）階段之后是轉換階段。獲取結果所需的時間很大程度上取決于采樣頻率。

∑-Δ轉換器以調制器頻率進行采樣。調制器會過采樣，采樣速率遠高于輸入信號的奈奎斯特頻率。額外的頻率跨度使得噪聲可以被轉移到更高頻率。然后，ADC對調制器輸出使用一種稱為"抽取"的處理，通過降低采樣速率來換取更高的精度。它是通過數字低通濾波器完成的，相當于時域中的平均操作。

不同技術獲取轉換結果的方式有所不同，SAR產品文檔使用的概念是采樣頻率(fSAMPLE)，而∑-Δ產品的數據手冊使用輸出數據速率(ODR)。當相對于時間詳細討論這些架構時，我們會引導讀者區(qū)分二者。

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圖2. SAR (?SAMPLE)與∑-Δ (ODR)的比較

對于在多個通道上執(zhí)行一次轉換的多路復用ADC，在所有通道上執(zhí)行轉換所需的時間（包括建立時間等）稱為吞吐速率。

信號鏈的第一個時序考慮因素是偏置/激勵傳感器和信號鏈上電所需的時間。電壓和電流源需要開啟，傳感器需要偏置，啟動時間規(guī)格需要考慮。例如，對于基準電壓引腳上的特定負載電容，AD4130-8片內基準電壓源的開啟建立時間為280 μs。片內偏置電壓（可用于激勵傳感器）具有每nF 3.7 μs的啟動時間，但這取決于連接到模擬輸入引腳的電容量。

在研究了信號鏈中的上電時間之后，我們需要了解與ADC架構相關的時序考量。我們首先將重點介紹超低功耗應用中以∑-Δ ADC為核心的測量信號鏈，以及與此類ADC相關的重要時序考慮因素。SAR和∑-Δ信號鏈在影響時序的方面有一些重疊，例如運用技術以使微控制器交互時間最小化，從而實現系統(tǒng)級功耗改進。

使用∑-Δ ADC時的信號鏈時序考量

如果選擇的ADC是∑-Δ型而非SAR型，則需要考慮一組特定的時序因素。查看信號鏈時，需要探索的主要方面是模擬前端時序、ADC時序和數字接口時序，如圖1所示。

模擬前端時序考量

我們將分別探討這三個模塊，從模擬前端(AFE)開始。AFE可能因設計類型而異，但有一些共同方面適用于大多數電路。

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圖3. AFE ∑-Δ時序考量

AD4130-8是精密低功耗信號鏈產品組的一部分，經過專門設計，具有豐富的特性組合，可在降低功耗的同時實現高性能。其中一些特性包括片上FIFO、智能通道時序控制器和占空比控制。

AD4130-8是ADI公司的超低功耗∑-Δ ADC。考慮其片內包含許多關鍵信號鏈構建模塊，例如片內基準電壓源、可編程增益放大器(PGA)、多路復用器、傳感器激勵電流或傳感器偏置電壓等，超低電流令人印象深刻。

此器件的AFE包括一個片內PGA，其使模擬輸入電流最小化，從而無需外部放大器來驅動輸入。過采樣之后的數字濾波器確保帶寬主要由數字濾波器控制。AD4130-8提供多個片內sinc3和sinc4濾波器，另外還有用于抑制50 Hz和60 Hz噪聲的濾波器。sinc3和sinc4數字濾波器需要外部抗混疊濾波器作為補充。該抗混疊濾波器的作用是限制輸入信號的帶寬量。這是為了確保噪聲（例如變化率為調制器頻率fMOD的噪聲）不會混疊到通帶和轉換結果中。

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