【導(dǎo)讀】現(xiàn)代半導(dǎo)體工藝極其復(fù)雜，包含成百上千個(gè)互相影響的獨(dú)立工藝步驟。在開發(fā)這些工藝步驟時(shí)，上游和下游的工藝模塊之間常出現(xiàn)不可預(yù)期的障礙，造成開發(fā)周期延長和成本增加。本文中，我們將討論如何使用 SEMulator3D?中的實(shí)驗(yàn)設(shè)計(jì) (DOE) 功能來解決這一問題。
SEMulator3D 工藝建模在開發(fā)早期識(shí)別工藝和設(shè)計(jì)問題，減少了開發(fā)延遲、晶圓制造成本和上市時(shí)間
現(xiàn)代半導(dǎo)體工藝極其復(fù)雜，包含成百上千個(gè)互相影響的獨(dú)立工藝步驟。在開發(fā)這些工藝步驟時(shí)，上游和下游的工藝模塊之間常出現(xiàn)不可預(yù)期的障礙，造成開發(fā)周期延長和成本增加。本文中，我們將討論如何使用 SEMulator3D?中的實(shí)驗(yàn)設(shè)計(jì) (DOE) 功能來解決這一問題。
在 3D NAND 存儲(chǔ)器件的制造中，有一個(gè)關(guān)鍵工藝模塊涉及在存儲(chǔ)單元中形成金屬柵極和字線。這個(gè)工藝首先需要在基板上沉積數(shù)百層二氧化硅和氮化硅交替堆疊層。其次，在堆疊層上以最小圖形間隔來圖形化和刻蝕存儲(chǔ)孔陣列。此時(shí)，每層氮化硅（即將成為字線）的外表變得像一片瑞士奶酪。在這些工藝步驟中，很難實(shí)現(xiàn)側(cè)壁剖面控制，因?yàn)榭涛g工藝中深寬比較高，且存儲(chǔ)單元孔需要極大的深度。因此，刻蝕工藝中可能會(huì)出現(xiàn)彎折、扭曲等偏差。從堆疊層頂部到底部，存儲(chǔ)單元孔直徑和孔間隔可存在最高25%的偏差。
在存儲(chǔ)單元孔中沉積存儲(chǔ)單元材料后，在區(qū)塊外邊緣上圖形化和刻蝕一系列窄長的狹縫溝槽。這第二次刻蝕暴露出狹縫溝槽側(cè)壁中的犧牲氮化硅后，對(duì)其從邊緣到中間進(jìn)行橫向刻蝕，直至完全去除。(1) 隨后，沉積阻擋層化合物內(nèi)襯和導(dǎo)電金屬，填充氮化硅層邊緣到中間的空間。這一工藝會(huì)生成金屬柵極存儲(chǔ)器單元和字線。(2) 從外部存儲(chǔ)單元孔到狹縫溝槽內(nèi)邊緣的距離稱為“軌距”（如圖1）。該導(dǎo)通路徑提供一條沿字線外邊緣的低電阻傳導(dǎo)通路。字線很長，通常等于存儲(chǔ)區(qū)塊的整個(gè)長度。為了維持所需的存儲(chǔ)器開關(guān)速度，需要對(duì)字線電阻進(jìn)行高度控制。
圖1：虛擬模型實(shí)驗(yàn)的俯視圖，每次實(shí)驗(yàn)（a、b和c）設(shè)置不同的實(shí)驗(yàn)條件。a) 模型中有較大存儲(chǔ)單元孔、有空隙、無字線導(dǎo)通路徑。字線空隙標(biāo)紅。由于存儲(chǔ)單元孔間距較小，空隙引發(fā)封閉。b) 模型中有較大存儲(chǔ)單元孔、字線導(dǎo)通路徑正常、無空隙。c) 模型中有正常大小存儲(chǔ)單元孔、字線導(dǎo)通路徑正常。
我們使用 SEMulator3D 模型以更好地研究 3D NAND 中字線電阻的影響因素。該研究表明，僅因?yàn)槿コ舜鎯?chǔ)單元孔中的導(dǎo)電材料，造成的 3D NAND 字線電阻遠(yuǎn)大于預(yù)期值。這表明，去除犧牲氮化硅，或用導(dǎo)電金屬替換犧牲氮化硅的過程會(huì)形成空隙，從而增加字線電阻。SEMulator3D 虛擬模型顯示，如果存儲(chǔ)單元孔過大，或孔間隔過窄，通向字線內(nèi)部的橫向沉積通路將被封閉，并在導(dǎo)電金屬中形成空隙（如圖2）。
圖2：SEMulator3D 虛擬模型展示了字線邊緣的三平面橫截面圖。金屬導(dǎo)體填充沒有從狹縫溝槽邊緣的封閉處持續(xù)到字線中心。電流僅通過內(nèi)襯，從字線中心傳導(dǎo)到封閉處。
我們使用 SEMulator3D 工藝模型，以不同的存儲(chǔ)單元孔直徑、軌距和空隙定位，進(jìn)行了200次虛擬模型實(shí)驗(yàn)。用 SEMulator3D 電性分析軟件包模擬了字線電阻，隨后從虛擬模型實(shí)驗(yàn)中提取字線電阻，并繪制了電阻增加百分比與軌距、存儲(chǔ)單元孔徑增加和帶有空隙的對(duì)比圖（如圖3）。
圖3顯示了空隙形成對(duì)字線電阻的影響。如果比較無空隙時(shí)的字線電阻增加（紅線）和存在空隙時(shí)的字線電阻增加（藍(lán)線），空隙的影響比較明顯。不考慮存儲(chǔ)孔大小，空隙的存在使字線電阻增加了55%。增加外軌距后，存儲(chǔ)單元孔大小對(duì)字線電阻的影響減少200%，并將引入空隙對(duì)字線電阻的影響降低到可以忽略不計(jì)的程度。結(jié)果表明，字線電阻隨存儲(chǔ)孔大小增加而增加。
圖3：字線電阻增加（單位：百分比）與存儲(chǔ)單元孔直徑增加（單位：百分比）和軌距（單位：nm）的關(guān)系圖。紅線表示模型中包含字線空隙的結(jié)果（正確），藍(lán)線表示模型中刪除字線空隙并對(duì)其填充的結(jié)果（錯(cuò)誤）。
隨著軌距趨于零，迫使更多電流流入字線內(nèi)部區(qū)域。當(dāng)存儲(chǔ)孔尺寸增加時(shí)，空隙尺寸增加，低電阻導(dǎo)電金屬和較高電阻的阻擋層化合物內(nèi)襯間的體積減小（如圖4）。當(dāng)保留字線軌距時(shí)，字線電阻對(duì)存儲(chǔ)孔尺寸和金屬空隙的依賴降至最低。
圖4：虛擬模型實(shí)驗(yàn)中的電流密度俯視圖，每項(xiàng)設(shè)定（如圖a、b和c所示）根據(jù)不同實(shí)驗(yàn)有所變化（參閱圖1）。a) 導(dǎo)通路徑不連續(xù)，導(dǎo)致電流流入字線內(nèi)部。b) 存儲(chǔ)孔大小與圖a中的一致，但較寬的導(dǎo)通路徑使電流沿著字線外邊緣流動(dòng)。c) 字線軌距產(chǎn)生更均勻的電流密度圖形。
使用 SEMulator3D 空隙定位，虛擬模型可以在不考慮存儲(chǔ)孔大小的情況下，預(yù)測(cè)空隙對(duì)字線電阻的影響。在實(shí)際的硅晶圓工藝中，沒有辦法在 3D NAND 工藝開發(fā)中對(duì)空隙形成和存儲(chǔ)單元孔大小進(jìn)行分離實(shí)驗(yàn)。SEMulator3D 可實(shí)現(xiàn)晶圓廠中很難或者不可能進(jìn)行的實(shí)驗(yàn)。
我們用 SEMulator3D 工藝建模模擬了 3D NAND 字線形成工藝。我們觀察到，上游存儲(chǔ)單元空隙模塊會(huì)對(duì)下游字線形成模塊產(chǎn)生負(fù)面影響，并導(dǎo)致字線電阻的急劇增加。通過虛擬模型，我們得以模擬上游和下游模塊間存在的問題，并用多次實(shí)驗(yàn)探索潛在的解決方案（在我們的案例中，解決方案涉及設(shè)計(jì)上的調(diào)整）。SEMulator3D 工藝建模可以在開發(fā)早期識(shí)別工藝和設(shè)計(jì)問題，其間無需大量的硅晶圓實(shí)驗(yàn)，這減少了開發(fā)延遲、晶圓制造成本和上市時(shí)間。
參考資料：
[1] Handy, “An Alternative Kind of Vertical 3D NAND String”, Jim Handy, Objective Analysis, on Semiconductor Memories, Nov 8, 2013.
[2] A. Goda, “Recent Progress on 3D NAND Flash Technologies”, Electronics2021, 10(24), 3156.
(作者：泛林集團(tuán) Semiverse Solutions 部門半導(dǎo)體工藝與整合部經(jīng)理 Brett Lowe)
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