【導讀】本文對模擬、數字和混合波束成型架構的能效比進行了比較，并針對接收相控陣開發(fā)了這三種架構的功耗的詳細方程模型。該模型清楚說明了各種器件對總功耗的貢獻，以及功耗如何隨陣列的各種參數而變化。對不同陣列架構的功耗/波束帶寬積的比較表明，對于具有大量元件的毫米波相控陣，混合方法具有優(yōu)勢。
相控陣在現代雷達和通信系統中發(fā)揮著越來越重要的作用，這使人們對提高系統性能和效率重新產生了興趣。數十年來，數字波束成型(DBF)及其與傳統模擬方法相比的優(yōu)勢已廣為人知，但與數字信號處理相關的各種挑戰(zhàn)阻礙了它的應用。隨著特征尺寸的不斷縮小以及由此帶來的計算能力的指數級增長，我們看到，現在大家普遍有興趣采用數字相控陣。雖然DBF具有許多吸引人的特性，但更高的功耗和成本仍然是一個問題?；旌喜ㄊ尚头椒ň哂谐錾哪苄П龋赡苓m合于許多應用。
模擬與數字波束成型
波束成型的核心是延遲和求和運算，它可以發(fā)生在模擬域或數字域中。根據延遲或相移在信號鏈中應用的位置，模擬波束成型又可以分為多個子類別。本文僅考慮射頻波束成型。如圖1a所示，來自天線元件的信號經過加權和合并，產生一個波束，然后由混頻器和信號鏈其余部分加以處理，這就是相控陣的傳統實現方式。
圖1. (a) 模擬和 (b) 數字波束成型架構的比較。
這種架構的缺點之一是難以創(chuàng)建大量同時波束?，F在，為了創(chuàng)建多個波束，每個元件的信號需要先分離，再獨立地延遲和求和。為此所需的可變幅度和相位(VAP)模塊的數量與元件數量和波束數量成正比。VAP模塊以及網絡的分路和合并需要占用很大的面積，而且除了幾個波束之外，網絡分路和合并造成的不斷增加的面積要求和復雜性使得實現多個同時模擬波束變得不切實際。對于平面陣列，不斷增加的面積還使得難以將電子器件安裝在元件間距所決定的網格內。此外，更為根本的是，每次分路時，信噪比(SNR)都會降低，而且本底噪聲限制了信號可以分路的次數，超過此次數，信號就會淹沒在本底噪聲中。
而使用DBF的話，創(chuàng)建多個同時波束相對較容易。如圖1b所示，每個元件的信號都被獨立數字化，然后在數字域中進行波束成型操作。一旦進入數字域，就可以在不損失保真度的情況下創(chuàng)建信號的副本，然后將信號的新副本延遲并求和以創(chuàng)建新波束。這可以根據需要重復多次，理論上可產生無限數量的波束。實踐中，數字信號處理及相關功耗和成本不是無限的，這會限制波束數量或波束帶寬積。此外，DBF中的波束數量可以隨時重新配置，這是模擬技術無法做到的。DBF還支持更好的校準和自適應歸零。所有這些優(yōu)點使得DBF對通信和雷達系統中的各種相控陣應用非常有吸引力。但是，所有這些好處都是以增加成本和功耗為代價的?；鶐BF需要為每個元件配備一個ADC和一個混頻器，而模擬波束成型只需要為每個波束配備相關器件。器件數量的增加會顯著提高功耗和成本，尤其是對于大型陣列。此外，DBF中的波束成型發(fā)生在基帶，混頻器和ADC會受到每個元件的廣闊視場中存在的任何信號的影響，因此需要有足夠的動態(tài)范圍來處理可能的干擾。對于模擬波束成型，混頻器和ADC享有空間濾波的好處，因此動態(tài)范圍要求可以放寬。在分配高頻LO信號的同時保持相位相干性，也是DBF實現方案的一個挑戰(zhàn)，而且會增加功耗。
數字波束成型的計算需求是總體功耗的一個重要貢獻因素。DSP須處理的數據量與元件數量、波束數量和信號的瞬時帶寬成正比。
對于在毫米波頻率運行的大型陣列，信號帶寬通常很大，數據負載可能高得像天文數字。例如，對于一個具有500 MHz帶寬和8位ADC的1024元件陣列，DSP需要處理每波束每秒大約8 Tb的數據。移動和處理如此大量的數據需要消耗相當多的電力。就計算負載而言，這相當于為每個波束每秒執(zhí)行大約4×1012次乘法運算。對于全信號帶寬的多個波束，所需的計算能力超出了當今的DSP硬件的能力范圍。在典型實現中，波束帶寬積保持不變，若增加波束數量，總帶寬將在各波束之間分配。數字信號處理通常以分布式方式進行，以便能夠應對大量數據。但這通常需要權衡各種因素，如波束成型靈活性、功耗、延遲等。除了處理能力之外，各種DSP模塊的高速輸入/輸出數據接口也會消耗大量電力。
混合波束成型
顧名思義，混合波束成型是模擬和數字波束成型技術的結合，在兩者之間提供了一個中間地帶。做法之一是將陣列劃分為更小的子陣列，并在子陣列內執(zhí)行模擬波束成型。如果子陣列中的元件數量相對較少，則產生的波束相對較寬，如圖2所示。每個子陣列可以被認為是具有某種定向輻射圖的超級元件。然后使用來自子陣列的信號執(zhí)行數字波束成型，產生對應于陣列全孔徑的高增益窄波束。采用這種方法時，與全數字波束成型相比，混頻器和ADC的數量以及數據處理負載的大小減少的幅度等于子陣列的大小，因此成本和功耗顯著節(jié)省。對于32×32元件陣列，若子陣列為2×2大小，則將產生256個子陣列，其半功率波束寬度(HPBW)為50.8°或0.61立體弧度。使用來自256個子陣列的信號，可以利用DBF在合乎實際的范圍內創(chuàng)建盡可能多的波束。對應于全孔徑的HPBW為3.2°或0.0024 sr。然后，在每個子陣列的波束內可以創(chuàng)建大約254個數字波束，它們相互之間不會明顯重疊。與全DBF相比，這種方法的一個限制是所有數字波束都將包含在子陣列方向圖的視場內。子陣列模擬波束當然也可以進行控制，但在一個時間點，模擬波束寬度會限制最終波束的指向。
圖2. 混合波束成型。
子陣列方向圖通常很寬，這對于許多應用來說可能是一個可以接受的折衷方案。對于其他需要更大靈活性的應用而言，可以創(chuàng)建多個獨立的模擬波束來解決此問題。這將需要在RF前端使用更多VAP模塊，但與全DBF相比，仍然可以減少ADC和混頻器的數量。如圖3所示，可以創(chuàng)建兩個模擬波束以實現更大的覆蓋范圍，同時仍能將混頻器、ADC和產生的數據流的數量減少兩倍。
圖3. 多個模擬波束的混合波束成型。
與DBF相比，混合波束成型還會導致旁瓣退化。當遠離模擬波束中心掃描數字波束時，相位控制的混合性會引入相位誤差。子陣列內元件之間的相位變化由模擬波束控制確定，無論數字掃描角度如何都保持固定。對于給定的掃描角度，數字控制只能將適當的相位應用于子陣列的中心；當從中心向子陣列邊緣移動時，相位誤差會增加。這導致整個陣列出現周期性相位誤差，從而降低波束增益并產生準旁瓣和柵瓣。這些影響隨著掃描角度的增大而增加，與純模擬或數字架構相比，這是混合波束成型的一個缺點。讓誤差變成非周期性可以改善旁瓣和柵瓣的退化，這可以通過混合子陣列大小、方向和位置來實現。
能效比
本節(jié)從接收相控陣的角度比較模擬、數字和混合波束成型的能效比。模擬、數字和混合波束成型的功耗模型分別由公式2、3、4給出。表1列出了各種符號的含義以及它們在后續(xù)分析中的假定值。
表1. 符號、含義、假定值和相關參考文獻
關于功耗模型的一些關鍵點如下：
假設混頻器處的射頻信號功率對于所有三種波束成型架構都相同。
在一些公開文獻中，有人認為對于DBF，由于ADC的量化噪聲對SNR的影響有所降低（降幅等于陣列因子），因此與模擬波束成型相比，所需的位數可以減少。然而，在DBF中，ADC也需要具有更高的動態(tài)范圍，因為它們不享有空間濾波的好處，而且需要處理各元件輻射圖的視場中存在的所有干擾。考慮到這一點，本模型假設ADC的位數在所有情況中都相同。
對于DBF，波束帶寬積受DSP處理能力的限制，這一點在變量DSPTP中考慮。對于混合情況，最大處理能力隨著功耗的降低而成比例降低。
DBF的DSP功耗有兩個部分——計算和I/O。每次復數乘法需要四次實數乘法和累加(MAC)運算，基于 "Assessing Trends in Performance per Watt for Signal Processing Applications," （信號處理應用的每瓦性能趨勢評估）一文，MAC運算的功耗計算結果為大約1.25 mW/GMAC。在這種情況下，I/O消耗了大部分DSP功率，根據 "A 56-Gb/s PAM4 Wireline Transceiver Using a 32-Way Time-Interleaved SAR ADC in 16-nm FinFET." （16 nm FinFET中使用32路時間交錯SAR ADC的56 Gbps PAM4有線收發(fā)器）一文，其估計值為10 mW/Gbps。對于需要更密集計算的更復雜波束成型方法，功耗比的偏斜會更小，但DSP總功耗會增加。此外，此模型中的I/O功耗假設基于最低數據傳輸。根據DBF架構，I/O的功耗可能更高。
ADC和DSP計算的功耗與位數呈指數關系。因此，可以通過減少位數來大幅降低這些功耗數值。另一方面，作為最大貢獻因素的DSP I/O功耗隨位數的變化不是那么劇烈。
布線損耗(Lpath)通過合并硅IC和低損耗PCB上的GCPW傳輸線的損耗來計算。對于片內傳輸線，假設損耗為0.4 dB/mm，而對于PCB走線，損耗取為0.025 dB/mm。另外，據估計，5%的線路是在芯片上，其余是在PCB上。模擬波束成型考慮射頻合并相關的布線損耗，而數字波束成型考慮LO分配網絡的損耗。
對于混合模型，假設每個波束對應于陣列的全孔徑。
功耗與波束數量的依賴關系如圖4所示。對于模擬情況，改變波束數量需要更改設計，而在DBF中，波束數量可以隨時改變，設計則保持不變。對于混合情況，考慮具有固定數量模擬波束(ns)的單一設計。另外假設，當波束數量小于ns時，未使用路徑中的放大器關斷。
圖4. 模擬、數字和混合（具有四個模擬波束）波束成型架構的功耗與波束數量的關系對于模擬情況，超過四個波束時曲線顯示為虛線，表示使用模擬技術難以實現更多波束。對于數字和混合情況，一旦達到DSP的容量，每個波束的功率和帶寬就變得恒定。
對于單個波束，由于額外混頻器、LO放大器和ADC的開銷，數字實現方案會消耗更多功率。對于數字情況，功耗增加的速率取決于聚合數據速率的增加情況；對于模擬情況，功耗增加的速率與補償分路和附加VAP模塊造成的損耗所需的功率有關。由于上述網絡分路和合并的復雜性，使用模擬波束成型實現大量波束是不切實際的，超過四個波束的虛線反映了這一事實。對于DBF，一旦達到最大DSP容量，功耗便不再增加。超過這一點之后，若增加波束數量，則每個波束的帶寬會減少。在功耗方面，DBF與ABF不相上下，有大量波束時功耗更少。與DBF相比，混合方法顯著降低了功耗開銷和斜率，并更快地達到盈虧平衡點。
圖5顯示了每波束帶寬積的功耗，并比較了三種波束成型情況的能效比?？梢钥闯?，模擬波束成型始終更有效率?；旌戏椒◤膬蓚€極端之間的某個位置開始，隨著波束數量增加而變得與模擬情況相當。
圖5. 比較模擬、數字和混合波束成型架構的能效比。
結論
本文介紹的比較和功耗模型僅適用于接收(Rx)相控陣。對于發(fā)射情況，一些基本假設將會改變，全DBF架構的功耗增加可能不那么嚴重。即使對于接收情況，三種架構之間的差異在很大程度上也取決于公式2至4中所示的參數。對于表1中未給出的參數值，圖表之間的差異將會變化。但可以肯定地說，混合方法可讓許多應用大幅節(jié)省功耗，同時保留數字波束成型的大部分優(yōu)勢。如前所述，采用混合路線有缺點，但對于許多應用而言，這些不足可以被節(jié)省的功耗所抵消。
參考電路
1. Chaojiang Li、Omar El-Aassar、Arvind Kumar、Myra Boenke和Gabriel M. Rebeiz?！安捎肅MOS SOI工藝的LNA設計—l.4dB NF K/Ka頻段LNA。”IEEE/MTT-S國際微波研討會—IMS，2018年6月。
2. Charley Wilson和Brian Floyd。“20–30 GHz混頻器—首款采用45-nm SOI CMOS技術的接收器?！?IEEE射頻集成電路研討會(RFIC)，2016年5月。
3. Boris Murmann?！癆DC 性能調查1997-2021?！?ISSCC和VLSI 研討會。
4. Maarten Baert和Wim Dehaene?！盎赩CO的20.1 A 5GS/s 7.2 ENOB時間交錯ADC可實現30.5fJ/轉換器步進?！盜EEE 國際固態(tài)電路大會—(ISSCC)，2019年2月。
5. Brian Degnan、Bo Marr和Jennifer Hasler?！霸u估信號處理應用的每瓦性能趨勢?！?IEEE超大規(guī)模集成(VLSI)系統會刊，第24卷第1期，2016年1月。
6. Yohan Frans、Jaewook Shin、Lei Zhou、Parag Upadhyaya、Jay Im、Vassili Kireev、Mohamed Elzeftawi、Hiva Hedayati、Toan Pham、Santiago Asuncion、Chris Borrelli、Geoff Zhang、Hongtao Zhang和Ken Chang。“16-nm FinFET中使用32路時間交錯SAR ADC的56-Gb/s PAM4有線收發(fā)器?！?IEEE固態(tài)電路雜志，第52卷第4期，2017年4月。
7. Umut Kodak和Gabriel M. Rebeiz?！?5nm CMOS SOI 中用于高效率高線性度5G系統的雙向倒裝芯片28 GHz相控陣內核芯片?！?IEEE射頻集成電路研討會(RFIC)，2017年6月。
8. John Coonrod?！昂撩撞娐返腜CB設計和制造問題?！?高頻電子，Rogers Corp.，2021年3月
免責聲明：本文為轉載文章，轉載此文目的在于傳遞更多信息，版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問題，請電話或者郵箱editor@52solution.com聯系小編進行侵刪。
推薦閱讀：
Bourns宣布IsoMOV? 保護器榮獲 2021 年度電子產品無源產品獎
